JPH06103461B2 - プログラム転送装置 - Google Patents
プログラム転送装置Info
- Publication number
- JPH06103461B2 JPH06103461B2 JP60243686A JP24368685A JPH06103461B2 JP H06103461 B2 JPH06103461 B2 JP H06103461B2 JP 60243686 A JP60243686 A JP 60243686A JP 24368685 A JP24368685 A JP 24368685A JP H06103461 B2 JPH06103461 B2 JP H06103461B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprogram
- writing
- address
- ram
- Prior art date
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- Processing Or Creating Images (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばビデオ画像処理装置において処理内容
を変更する際に用いられるプログラム転送装置に関す
る。
を変更する際に用いられるプログラム転送装置に関す
る。
本発明はプログラム転送装置に関し、ホストコンピュー
タから低速で供給されるプログラムを一旦メモリに書込
み、この書込まれたプログラムをシステムの複数のプロ
セッサに高速で転送することにより、システムに短時間
でプログラムを供給できるようにするものである。
タから低速で供給されるプログラムを一旦メモリに書込
み、この書込まれたプログラムをシステムの複数のプロ
セッサに高速で転送することにより、システムに短時間
でプログラムを供給できるようにするものである。
本願出願人は先に、ビデオ画像処理に適用できるディジ
タル信号処理装置（特開昭58-215813号公報参照）を提
案した。
タル信号処理装置（特開昭58-215813号公報参照）を提
案した。
すなわち第２図はその装置の概略を説明するもので、図
において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
またこのVIM系（23）に、PVP系（25）から処理を行うデ
ィジタルデータのアドレス、書込制御、読出モード、デ
ータセレクト等の内側からVIM系（23）を制御する信号
が供給され、このアドレスのデータがPIP系（24）と相
互に転送されて処理が行われる。さらにPIP系（24）で
処理されたデータがVIM系（26）に供給され、このVIM系
（26）にPVP系（25）からのアドレス等が供給される。
これによって処理されたディジタルデータがVIM系（2
6）に書込まれる。
ィジタルデータのアドレス、書込制御、読出モード、デ
ータセレクト等の内側からVIM系（23）を制御する信号
が供給され、このアドレスのデータがPIP系（24）と相
互に転送されて処理が行われる。さらにPIP系（24）で
処理されたデータがVIM系（26）に供給され、このVIM系
（26）にPVP系（25）からのアドレス等が供給される。
これによって処理されたディジタルデータがVIM系（2
6）に書込まれる。
さらにこのVIM系（26）にもIOC系（22）からのアドレス
等が供給され、これによって読出されたディジタルデー
タがIOC系（22）に供給され、DA変換等により所定のア
ナログのビデオ信号に変換されて出力端子（28）に取出
される。
等が供給され、これによって読出されたディジタルデー
タがIOC系（22）に供給され、DA変換等により所定のア
ナログのビデオ信号に変換されて出力端子（28）に取出
される。
なおTC系（27）からは、各系（22）〜（26）に対してそ
れぞれモード、方式等の指定信号やクロック信号等が供
給される。
れぞれモード、方式等の指定信号やクロック信号等が供
給される。
またIOC系（22）からPVP系（25）へ処理すべきフレーム
の開始信号が供給されると共に、PVP系（25）からIOC系
（22）へ処理の終了信号が供給される。
の開始信号が供給されると共に、PVP系（25）からIOC系
（22）へ処理の終了信号が供給される。
このようにして入力端子（21）に供給されたビデオ信号
がディジタル処理されて出力端子（28）に取出されるわ
けであるが、上述の装置によれば、処理に必要に機能を
それぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムを処理することも可能になっ
ている。
がディジタル処理されて出力端子（28）に取出されるわ
けであるが、上述の装置によれば、処理に必要に機能を
それぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムを処理することも可能になっ
ている。
ところで上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
すなわち第３図はPIP系（24）の具体的な構成を示し、
このPIP系（24）は実際には多数（例えば60個）の処理
プロセッサ部が並列に設けられて形成されるが、図では
その内の２個のみが示されている。この図において、VI
M系（23）または（26）からのディジタルデータは各プ
ロセッサ部ごとに設けられた入力レジスタ（FRA）（31
a）（31b）・・・に供給されると共に、これらのレジス
タはPVP系（25）によってVIM系（23）（26）の読出アド
レスに合わせて制御され、各プロセッサ部ごとに必要な
所定量のデータが記憶される。
このPIP系（24）は実際には多数（例えば60個）の処理
プロセッサ部が並列に設けられて形成されるが、図では
その内の２個のみが示されている。この図において、VI
M系（23）または（26）からのディジタルデータは各プ
ロセッサ部ごとに設けられた入力レジスタ（FRA）（31
a）（31b）・・・に供給されると共に、これらのレジス
タはPVP系（25）によってVIM系（23）（26）の読出アド
レスに合わせて制御され、各プロセッサ部ごとに必要な
所定量のデータが記憶される。
これらのレジスタ（31a）（31b）・・・に書込まれたデ
ータがそれぞれ演算部（32a）（33a），（32b）（33b）
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器及び係数メモリ、データメモリ共が
設けられ、制御部（34a）（34b）・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（23）（26）の書込アドレスに合わせて制
御され、演算結果がVIM系（23）（26）の所望部に書込
まれる。
ータがそれぞれ演算部（32a）（33a），（32b）（33b）
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器及び係数メモリ、データメモリ共が
設けられ、制御部（34a）（34b）・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（23）（26）の書込アドレスに合わせて制
御され、演算結果がVIM系（23）（26）の所望部に書込
まれる。
そしてこの場合に、制御部（34a）（34b）・・・からの
制御信号はマイクロプログラムメモリ（MPA）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替えて処理の内容を変更することができる。
制御信号はマイクロプログラムメモリ（MPA）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替えて処理の内容を変更することができる。
ところがその場合に、上述のマイクロプログラムを既存
のホストコンピュータ（HC）等で形成したとすると、こ
のHCから各MPM（35a）（35b）・・・への転送速度がそ
の回線の能力によって制限され、例えば500Kバイト／秒
程度でしか送ることができない。このため全てのMPM（3
5a）（35b）・・・の書替に極めて多くの時間がかか
り、この間はPIP系（24）等での処理は行えないために
多くの不都合を生じていた。また転送はPIP系（24）等
での処理の終了後にしか行えないため、HC側はその終了
まで待機しなければならず、HCの使用効率が低下してし
まうおそれもあった。
のホストコンピュータ（HC）等で形成したとすると、こ
のHCから各MPM（35a）（35b）・・・への転送速度がそ
の回線の能力によって制限され、例えば500Kバイト／秒
程度でしか送ることができない。このため全てのMPM（3
5a）（35b）・・・の書替に極めて多くの時間がかか
り、この間はPIP系（24）等での処理は行えないために
多くの不都合を生じていた。また転送はPIP系（24）等
での処理の終了後にしか行えないため、HC側はその終了
まで待機しなければならず、HCの使用効率が低下してし
まうおそれもあった。
上述した従来の技術では、マイクロプログラムの転送に
極めて多くの時間を必要とするなどの問題点があった。
極めて多くの時間を必要とするなどの問題点があった。
〔問題点を解決するための手段〕 本発明は、複数のマイクロプロセッサと、該マイクロプ
ロセッサを駆動させるためのマイクロプログラムを記憶
するための複数のRAMから構成される処理システム（PIP
系（24））に対して、ホストコンピュータ（HC（10））
から上記マイクロプログラムを転送するためのプログラ
ム転送装置において、上記RAMの容量の総和に相当する
記憶容量のメモリ（１）と、上記ホストコンピュータか
らの制御により、上記メモリへの上記マイクロプログラ
ムの書き込み・読み出しを制御し、かつ上記RAMへの上
記マイクロプログラムの書き込みを制御するための制御
部（２）と、上記制御部からの制御により、上記ホスト
コンピュータからの上記マイクロプログラムを上記メモ
リに書き込む、または読み出すためのアドレスを生成す
る第１のアドレス生成回路（３）と、上記制御部からの
制御により、上記メモリから読み出された上記マイクロ
プログラムを上記処理システムの上記RAMへ書き込むた
めのアドレスを生成する第２のアドレス生成回路（４）
とから成り、所望時に上記メモリに書き込まれた上記マ
イクロプログラムを上記RAMに転送すると共に、上記RAM
への書き込みを任意に制御する制御信号を出力するよう
にしたプログラム転送装置である。
ロセッサを駆動させるためのマイクロプログラムを記憶
するための複数のRAMから構成される処理システム（PIP
系（24））に対して、ホストコンピュータ（HC（10））
から上記マイクロプログラムを転送するためのプログラ
ム転送装置において、上記RAMの容量の総和に相当する
記憶容量のメモリ（１）と、上記ホストコンピュータか
らの制御により、上記メモリへの上記マイクロプログラ
ムの書き込み・読み出しを制御し、かつ上記RAMへの上
記マイクロプログラムの書き込みを制御するための制御
部（２）と、上記制御部からの制御により、上記ホスト
コンピュータからの上記マイクロプログラムを上記メモ
リに書き込む、または読み出すためのアドレスを生成す
る第１のアドレス生成回路（３）と、上記制御部からの
制御により、上記メモリから読み出された上記マイクロ
プログラムを上記処理システムの上記RAMへ書き込むた
めのアドレスを生成する第２のアドレス生成回路（４）
とから成り、所望時に上記メモリに書き込まれた上記マ
イクロプログラムを上記RAMに転送すると共に、上記RAM
への書き込みを任意に制御する制御信号を出力するよう
にしたプログラム転送装置である。
これによれば、専用のプロセッサを設け、ホストコンピ
ュータからのマイクロプログラムを一旦メモリに記憶
し、所望時にそれらを各マイクロプログラムメモリに転
送するようにしたので、転送を極めて短時間に行うこと
ができ、信号処理に支障をきたすこともない。
ュータからのマイクロプログラムを一旦メモリに記憶
し、所望時にそれらを各マイクロプログラムメモリに転
送するようにしたので、転送を極めて短時間に行うこと
ができ、信号処理に支障をきたすこともない。
第１図において、ホストコンピュータ（HC）（10）から
例えば８ビット構成で転送されてくるマイクロプログラ
ムは、例えば64Kバイトのメモリ（１）に供給されると
共に、HC（10）からの書込制御信号がメモリ（１）に供
給される。さらにHC（10）からの書込制御信号が制御部
（２）に供給され、この制御部（２）からの信号がメモ
リアドレス生成回路（３）に供給され、生成されたアド
レスがメモリ（１）に供給されてマイクロプログラムが
メモリ（１）の任意のアドレスに書込まれる。なおメモ
リ（１）の書込可能を示すステータス信号が制御部
（２）からHC（10）に供給される。
例えば８ビット構成で転送されてくるマイクロプログラ
ムは、例えば64Kバイトのメモリ（１）に供給されると
共に、HC（10）からの書込制御信号がメモリ（１）に供
給される。さらにHC（10）からの書込制御信号が制御部
（２）に供給され、この制御部（２）からの信号がメモ
リアドレス生成回路（３）に供給され、生成されたアド
レスがメモリ（１）に供給されてマイクロプログラムが
メモリ（１）の任意のアドレスに書込まれる。なおメモ
リ（１）の書込可能を示すステータス信号が制御部
（２）からHC（10）に供給される。
またPIP系（24）からのマイクロプログラムメモリ（MP
M）の書替可能を示すステータス信号が制御部（２）に
供給される。これによって制御部（２）からは、読出制
御信号がメモリ（１）に供給されると共に、この制御部
（２）からの信号がメモリアドレス生成回路（３）及び
MPMアドレス生成回路（４）に供給される。これによっ
て回路（３）からはメモリ（１）を順次読出すアドレス
が生成されると共に、回路（４）からは読出されたマイ
クロプログラムを所定のMPMに書込むためのチップ選択
信号及びMPM内に順次書込むためのアドレスが生成され
る。
M）の書替可能を示すステータス信号が制御部（２）に
供給される。これによって制御部（２）からは、読出制
御信号がメモリ（１）に供給されると共に、この制御部
（２）からの信号がメモリアドレス生成回路（３）及び
MPMアドレス生成回路（４）に供給される。これによっ
て回路（３）からはメモリ（１）を順次読出すアドレス
が生成されると共に、回路（４）からは読出されたマイ
クロプログラムを所定のMPMに書込むためのチップ選択
信号及びMPM内に順次書込むためのアドレスが生成され
る。
そしてメモリ（１）から例えば16ビット構成で読出され
たマイクロプログラムがPIP系（24）に供給されると共
に、回路（４）からのアドレス等がPIP系（24）に供給
される。さらに制御部（２）からの書込制御信号がPIP
系（24）に供給される。
たマイクロプログラムがPIP系（24）に供給されると共
に、回路（４）からのアドレス等がPIP系（24）に供給
される。さらに制御部（２）からの書込制御信号がPIP
系（24）に供給される。
こうしてプログラムの転送が行われるわけであるが、こ
の装置によればメモリ（１）とPIP系（24）との間は専
用の回線で結ばれ、さらに16ビツト等の多ビット構成で
転送を行うことができるので、例えば転送レートを8Mバ
イト／秒として従来の16倍の速さで転送を行うことがで
きる。
の装置によればメモリ（１）とPIP系（24）との間は専
用の回線で結ばれ、さらに16ビツト等の多ビット構成で
転送を行うことができるので、例えば転送レートを8Mバ
イト／秒として従来の16倍の速さで転送を行うことがで
きる。
さらにPIP系（24）内の複数の処理プロセッサ部に同一
のマイクロプログラムを転送する場合には、MPMアドレ
ス生成回路（４）で複数のチップ選択信号を出力するこ
とにより、これらに同時にプログラムを転送することが
できる。これによってプログラムを例えばビデオ信号の
垂直ブランキング期間内に転送することができ、リアル
タイムの信号処理を画像の乱れを生じることなく行うこ
とができる。
のマイクロプログラムを転送する場合には、MPMアドレ
ス生成回路（４）で複数のチップ選択信号を出力するこ
とにより、これらに同時にプログラムを転送することが
できる。これによってプログラムを例えばビデオ信号の
垂直ブランキング期間内に転送することができ、リアル
タイムの信号処理を画像の乱れを生じることなく行うこ
とができる。
なおこれらの転送処理は、制御部（２）等をいわゆるマ
イクロプロセッサで構成したことによって可能となった
ものである。
イクロプロセッサで構成したことによって可能となった
ものである。
さらに上述のプログラム転送は、上述のPIP系（24）だ
けでなく、IOC系（22）、PVP系（25）等に対しても行う
ことができ、このプログラム転送装置は従来技術の主制
御（TC）系（27）内に設けられる。
けでなく、IOC系（22）、PVP系（25）等に対しても行う
ことができ、このプログラム転送装置は従来技術の主制
御（TC）系（27）内に設けられる。
また上述のメモリ（１）の容量は全てのMPMの容量の総
和に等しい容量が設けられる。
和に等しい容量が設けられる。
本発明によれば、専用のプロセッサを設け、ホストコン
ピュータからのマイクロプログラムを一旦メモリに記憶
し、所望時にそれらを各マイクロプログラムメモリに転
送するようにしたので、転送を極めて短時間に行うこと
ができ、信号処理に支障をきたすこともないようになっ
た。
ピュータからのマイクロプログラムを一旦メモリに記憶
し、所望時にそれらを各マイクロプログラムメモリに転
送するようにしたので、転送を極めて短時間に行うこと
ができ、信号処理に支障をきたすこともないようになっ
た。
第１図は本発明の一例の構成図、第２図、第３図は従来
の技術の説明のための図である。 （１）はメモリ、（２）は制御部、（３）はメモリアド
レス生成回路、（４）はMPMアドレス生成回路である。
の技術の説明のための図である。 （１）はメモリ、（２）は制御部、（３）はメモリアド
レス生成回路、（４）はMPMアドレス生成回路である。
Claims (1)
- 【請求項１】複数のマイクロプロセッサと、該マイクロ
プロセッサを駆動させるためのマイクロプログラムを記
憶するための複数のRAMから構成される処理システムに
対して、ホストコンピュータから上記マイクロプログラ
ムを転送するためのプログラム転送装置において、 上記RAMの容量の総和に相当する記憶容量のメモリと、 上記ホストコンピュータからの制御により、上記メモリ
への上記マイクロプログラムの書き込み・読み出しを制
御し、かつ上記RAMへの上記マイクロプログラムの書き
込みを制御するための制御部と、 上記制御部からの制御により、上記ホストコンピュータ
からの上記マイクロプログラムを上記メモリに書き込
む、または読み出すためのアドレスを生成する第１のア
ドレス生成回路と、 上記制御部からの制御により、上記メモリから読み出さ
れた上記マイクロプログラムを上記処理システムの上記
RAMへ書き込むためのアドレスを生成する第２のアドレ
ス生成回路とから成り、 所望時に上記メモリに書き込まれた上記マイクロプログ
ラムを上記RAMに転送すると共に、上記RAMへの書き込み
を任意に制御する制御信号を出力するようにしたプログ
ラム転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243686A JPH06103461B2 (ja) | 1985-10-30 | 1985-10-30 | プログラム転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243686A JPH06103461B2 (ja) | 1985-10-30 | 1985-10-30 | プログラム転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103735A JPS62103735A (ja) | 1987-05-14 |
| JPH06103461B2 true JPH06103461B2 (ja) | 1994-12-14 |
Family
ID=17107477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243686A Expired - Lifetime JPH06103461B2 (ja) | 1985-10-30 | 1985-10-30 | プログラム転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103461B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5048349B2 (ja) * | 2007-01-22 | 2012-10-17 | 株式会社クボタ | 乗用型田植機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
-
1985
- 1985-10-30 JP JP60243686A patent/JPH06103461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62103735A (ja) | 1987-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |