JP2557042B2 - プログラム転送装置 - Google Patents
プログラム転送装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばビデオ画像処理装置において処理内
容を変更する際に用いられるプログラム転送装置に関す
る。
容を変更する際に用いられるプログラム転送装置に関す
る。
本発明はプログラム転送装置に関し、ホストコンピュ
ータから供給されるプログラムには、それを構成するデ
ータごとにアドレスが付されてなり、このアドレスに従
ってメモリへの書込みを行うことにより、プログラムの
部分変更を容易に行うことができるようにするものであ
る。
ータから供給されるプログラムには、それを構成するデ
ータごとにアドレスが付されてなり、このアドレスに従
ってメモリへの書込みを行うことにより、プログラムの
部分変更を容易に行うことができるようにするものであ
る。
本願出願人は先に、ビデオ画像処理に適用できるディ
ジタル信号処理装置（特開昭58−215813号公報参照）を
提案した。
ジタル信号処理装置（特開昭58−215813号公報参照）を
提案した。
すなわち第３図はその装置の概略を説明するもので、
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
またこのVIM系（23）に、PVP系（25）から処理を行う
ディジタルデータのアドレス、書込制御、読出モード、
データセレクト等の内側からVIM系（23）を制御する信
号が供給され、このアドレスのデータがPIP系（24）と
相互に転送されて処理が行われる。さらにPIP系（24）
で処理されたデータがVIM系（26）に供給され、このVIM
系（26）にPVP系（25）からのアドレス等が供給され
る。これによって処理されたディジタルデータがVIM系
（26）に書込まれる。
ディジタルデータのアドレス、書込制御、読出モード、
データセレクト等の内側からVIM系（23）を制御する信
号が供給され、このアドレスのデータがPIP系（24）と
相互に転送されて処理が行われる。さらにPIP系（24）
で処理されたデータがVIM系（26）に供給され、このVIM
系（26）にPVP系（25）からのアドレス等が供給され
る。これによって処理されたディジタルデータがVIM系
（26）に書込まれる。
さらにこのVIM系（26）にもIOC系（22）からのアドレ
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。
なおTC系（27）からは、各糸（22）〜（26）に対して
それぞれモード、方式等の指定信号やクロック信号等が
供給される。
それぞれモード、方式等の指定信号やクロック信号等が
供給される。
またIOC系（22）からPVP系（25）へ処理すべきフレー
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。
このようにして入力端子（21）に供給されたビデオ信
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの糸（22）〜（26）に分担し、各糸（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各糸
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの糸（22）〜（26）に分担し、各糸（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各糸
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
さらに上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
すなわち第４図はPIP系（24）の具体的な構成を示
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部が並列に設けられて形成されるが、図
ではその内の２個のみが示されている。この図におい
て、VIM系（23）または（26）からのディジタルデータ
は各プロセッサ部（30a）（30b）…ごとに設けられた入
力レジスタ（FRA）（31a）（31b）…に供給されると共
に、これらのレジスタはPVP系（25）によってVIM系（2
3）（26）の読出アドレスに合わせて制御され、各プロ
セッサ部ごとに必要な所定量のデータが記憶される。
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部が並列に設けられて形成されるが、図
ではその内の２個のみが示されている。この図におい
て、VIM系（23）または（26）からのディジタルデータ
は各プロセッサ部（30a）（30b）…ごとに設けられた入
力レジスタ（FRA）（31a）（31b）…に供給されると共
に、これらのレジスタはPVP系（25）によってVIM系（2
3）（26）の読出アドレスに合わせて制御され、各プロ
セッサ部ごとに必要な所定量のデータが記憶される。
これらのレジスタ（31a）（31b）…に書込まれたデー
タがそれぞれ演算部（32a）（33a），（32b）（33b）…
に供給される。そしてこれらの演算部にはそれぞれ加減
算器、乗算器及び係数メモリ、データメモリ共が設けら
れ、制御部（34a）（34b）…からの制御信号に従って線
形及び非線形のデータ変換演算を行う。さらにこの演算
結果は演算部（33a）（33b）…に得られ、この演算部
（33a）（33b）…がPVP系（25）によってVIM系（23）
（26）の書込アドレスに合わせて制御され、演算結果が
VIM系（23）（26）の所望部に書込まれる。
タがそれぞれ演算部（32a）（33a），（32b）（33b）…
に供給される。そしてこれらの演算部にはそれぞれ加減
算器、乗算器及び係数メモリ、データメモリ共が設けら
れ、制御部（34a）（34b）…からの制御信号に従って線
形及び非線形のデータ変換演算を行う。さらにこの演算
結果は演算部（33a）（33b）…に得られ、この演算部
（33a）（33b）…がPVP系（25）によってVIM系（23）
（26）の書込アドレスに合わせて制御され、演算結果が
VIM系（23）（26）の所望部に書込まれる。
そしてこの場合に、制御部（34a）（34b）…からの制
御信号はマイクロプログラムメモリ（MPM）（35a）（35
b）…に書込まれたマイクロプログラムに従って形成さ
れる。そこでこのMPM（35a）（35b）…をいわゆるRAM構
成とし、このMPM（35a）（35b）…に変更部（36a）（36
b）…を通じて外部からのマイクロプログラムを書込む
ことにより、マイクロプログラムを書替て処理の内容を
変更することができる。
御信号はマイクロプログラムメモリ（MPM）（35a）（35
b）…に書込まれたマイクロプログラムに従って形成さ
れる。そこでこのMPM（35a）（35b）…をいわゆるRAM構
成とし、このMPM（35a）（35b）…に変更部（36a）（36
b）…を通じて外部からのマイクロプログラムを書込む
ことにより、マイクロプログラムを書替て処理の内容を
変更することができる。
ところで、上述のマイクロプログラムは例えば既存の
ホストコンピュータ（HC）等で形成されて処理装置に転
送される。
ホストコンピュータ（HC）等で形成されて処理装置に転
送される。
その場合に、上述の例えばHCから各MPM（35a）（35
b）…への転送速度は、その回路の能力によって制限さ
れ、例えば500Kバイト／秒程度で低速である。このため
全てのMPMを書替えるには極めて多くの時間がかかり、
またこの間はPIP系（24）等での処理が行えないために
多くの不都合を生じていた。
b）…への転送速度は、その回路の能力によって制限さ
れ、例えば500Kバイト／秒程度で低速である。このため
全てのMPMを書替えるには極めて多くの時間がかかり、
またこの間はPIP系（24）等での処理が行えないために
多くの不都合を生じていた。
そこで本願出願人は先にHCとMPMとの間にメモリを介
在させ、HCからのプログラムを一旦このメモリに書込、
このメモリから各MPMまでは専用の回線を設けることに
よって、このメモリを高速、例えば8Mバイト／秒程度で
読出して、各MPMへのプログラムの転送時間を短縮する
ことを提案した。
在させ、HCからのプログラムを一旦このメモリに書込、
このメモリから各MPMまでは専用の回線を設けることに
よって、このメモリを高速、例えば8Mバイト／秒程度で
読出して、各MPMへのプログラムの転送時間を短縮する
ことを提案した。
しかしながらこの場合にも、HCからメモリへの転送時
間は従来と同じであり、この間HCや回線を占有すること
になるので、HCや回線の使用効率が低下してしまうおそ
れがあった。
間は従来と同じであり、この間HCや回線を占有すること
になるので、HCや回線の使用効率が低下してしまうおそ
れがあった。
上述した従来の技術では、ホストコンピュータからメ
モリへのプログラムの転送に極めて多くの時間が必要と
なり、ホストコンピュータの使用効率が低下してしまう
などの問題点があった。
モリへのプログラムの転送に極めて多くの時間が必要と
なり、ホストコンピュータの使用効率が低下してしまう
などの問題点があった。
本発明は、複数のマイクロプロセッサと、該マイクロ
プロセッサを駆動させるためのマイクロプログラムを記
録するための複数のRAMから構成される処理システム（P
IP系（24））に対して、ホストコンピュータ（HC（1
0））から上記マイクロプログラムを転送するためのプ
ログラム転送装置において、上記マイクロプログラムを
書き込むメモリ（４）と、上記ホストコンピュータから
の制御により、上記メモリへの上記マイクロプログラム
の書き込みを制御するための第１の制御部（２）と、上
記メモリへ書き込まれた上記マイクロプログラムの読み
出しアドレス、及び上記メモリから読み出された上記マ
イクロプログラムの上記RAMへの書き込みアドレスを制
御するための第２の制御部（５）とを備え、上記ホスト
コンピュータから供給される上記マイクロプログラムに
は、それを構成するプログラムデータ（PD）ごとにアド
レス（Ａ）が付されて成り、上記第１の制御部は、上記
ホストコンピュータから転送される上記マイクロプログ
ラム中の上記プログラムデータと上記アドレスとを分離
（レジスタ（1c）（1d））し、該分離された上記アドレ
スに従って上記プログラムデータを上記メモリに書き込
み、上記第２の制御部は、必要に応じて上記メモリ内の
上記プログラムデータを読み出して上記RAMに転送でき
るようにしたプログラム転送装置であって、これによれ
ばホストコンピュータ（HC（10））から転送されるマイ
クロプログラムのアドレス（Ａ）部分に従ってメモリ
（４）へのプログラムデータ（PD）の書き込みを行うの
で、一旦メモリ（４）に書き込まれたプログラム中の任
意のアドレス（Ａ）を指定して書き換えを行うことがで
き、長いプログラムの一部のみを書き換える場合などに
もその部分のみを転送すればよいので、書き換え作業を
極めて短時間で行うことができるものである。
プロセッサを駆動させるためのマイクロプログラムを記
録するための複数のRAMから構成される処理システム（P
IP系（24））に対して、ホストコンピュータ（HC（1
0））から上記マイクロプログラムを転送するためのプ
ログラム転送装置において、上記マイクロプログラムを
書き込むメモリ（４）と、上記ホストコンピュータから
の制御により、上記メモリへの上記マイクロプログラム
の書き込みを制御するための第１の制御部（２）と、上
記メモリへ書き込まれた上記マイクロプログラムの読み
出しアドレス、及び上記メモリから読み出された上記マ
イクロプログラムの上記RAMへの書き込みアドレスを制
御するための第２の制御部（５）とを備え、上記ホスト
コンピュータから供給される上記マイクロプログラムに
は、それを構成するプログラムデータ（PD）ごとにアド
レス（Ａ）が付されて成り、上記第１の制御部は、上記
ホストコンピュータから転送される上記マイクロプログ
ラム中の上記プログラムデータと上記アドレスとを分離
（レジスタ（1c）（1d））し、該分離された上記アドレ
スに従って上記プログラムデータを上記メモリに書き込
み、上記第２の制御部は、必要に応じて上記メモリ内の
上記プログラムデータを読み出して上記RAMに転送でき
るようにしたプログラム転送装置であって、これによれ
ばホストコンピュータ（HC（10））から転送されるマイ
クロプログラムのアドレス（Ａ）部分に従ってメモリ
（４）へのプログラムデータ（PD）の書き込みを行うの
で、一旦メモリ（４）に書き込まれたプログラム中の任
意のアドレス（Ａ）を指定して書き換えを行うことがで
き、長いプログラムの一部のみを書き換える場合などに
もその部分のみを転送すればよいので、書き換え作業を
極めて短時間で行うことができるものである。
これによれば、ホストコンピュータから転送されるマ
イクロプログラムを構成するデータにはアドレスが付さ
れ、このアドレスに従ってメモリへの書込を行うので、
一旦メモリに書込まれたプログラムの任意のアドレスを
指定して書換えることができ、長いプログラムの一部の
みを書換える場合などにもその部分のみを転送すればよ
いので、書換を極めて短時間で行うことができる。
イクロプログラムを構成するデータにはアドレスが付さ
れ、このアドレスに従ってメモリへの書込を行うので、
一旦メモリに書込まれたプログラムの任意のアドレスを
指定して書換えることができ、長いプログラムの一部の
みを書換える場合などにもその部分のみを転送すればよ
いので、書換を極めて短時間で行うことができる。
第１図において、ホストコンピュータ（HC）（10）か
らの例えば16ビット構成で転送されてくるデータがそれ
ぞれ16ビット構成のレジスタ（1a）（1b）（1c）（1d）
に供給される。またHC（10）からの制御信号が制御部
（２）に供給され、形成された書込信号がレジスタ（1
a）〜（1d）に供給される。
らの例えば16ビット構成で転送されてくるデータがそれ
ぞれ16ビット構成のレジスタ（1a）（1b）（1c）（1d）
に供給される。またHC（10）からの制御信号が制御部
（２）に供給され、形成された書込信号がレジスタ（1
a）〜（1d）に供給される。
ここでHC（10）からのデータは、例えば第２図のタイ
ムチャートのＡに示すように、HC（10）からの転送開始
を示す制御信号（スタート信号：同図Ｂ）に同期したタ
イミングでデータ種別情報（ID）が転送され、その後所
定のクロック（同図Ｃ）ごとにデータ（Ｄ）が転送され
る。そこで制御部（２）からは、例えば上述のスタート
信号のタイミングでレジスタ（1a）に書込信号が出力さ
れることで上述の種別情報（ID）がレジスタ（1a）に書
込まれ、この情報が制御部（２）で判別され、その後ク
ロックのタイミングでレジスタ（1b）に書込信号が出力
されることで、データ（Ｄ）が順次レジスタ（1b）に書
込まれる。このデータ（Ｄ）がレジスタ（1e）を通じて
IOC系（22）等に供給される。このデータ（Ｄ）には例
えば処理方式（NTSC,RGB等）やモード（リアルタイム，
処理待，静止画等）の設定情報が設けられる。
ムチャートのＡに示すように、HC（10）からの転送開始
を示す制御信号（スタート信号：同図Ｂ）に同期したタ
イミングでデータ種別情報（ID）が転送され、その後所
定のクロック（同図Ｃ）ごとにデータ（Ｄ）が転送され
る。そこで制御部（２）からは、例えば上述のスタート
信号のタイミングでレジスタ（1a）に書込信号が出力さ
れることで上述の種別情報（ID）がレジスタ（1a）に書
込まれ、この情報が制御部（２）で判別され、その後ク
ロックのタイミングでレジスタ（1b）に書込信号が出力
されることで、データ（Ｄ）が順次レジスタ（1b）に書
込まれる。このデータ（Ｄ）がレジスタ（1e）を通じて
IOC系（22）等に供給される。このデータ（Ｄ）には例
えば処理方式（NTSC,RGB等）やモード（リアルタイム，
処理待，静止画等）の設定情報が設けられる。
そしてさらに上述のマイクロプログラムの書替を行う
場合には、HC（10）からは上述のタイムチャートのＤに
示すように種別情報（ID）の後に、続いて転送されるプ
ログラムの長さを示す情報（Ｌ）が転送され、さらに後
述するメモリ（４）のアドレス（Ａ）とプログラムを構
成するデータ（PD）が交互に転送される。そこで制御部
（２）からは、同図Ｅに示すようにスタート信号のタイ
ミングでレジスタ（1a）に書込まれた種別情報（ID）で
プログラムが示されていたときに次のクロックのタイミ
ングで再度レジスタ（1a）に書込信号が出力され、レジ
スタ（1a）に長さの情報（Ｌ）が書込まれる。さらにそ
の後同図F,Gに示すようにクロックごとに交互に書込信
号がレジスタ（1c）（1d）に出力され、これによってレ
ジスタ（1c）にアドレス（Ａ）、レジスタ（1d）にプロ
グラムデータ（PD）が分離して書込まれる。
場合には、HC（10）からは上述のタイムチャートのＤに
示すように種別情報（ID）の後に、続いて転送されるプ
ログラムの長さを示す情報（Ｌ）が転送され、さらに後
述するメモリ（４）のアドレス（Ａ）とプログラムを構
成するデータ（PD）が交互に転送される。そこで制御部
（２）からは、同図Ｅに示すようにスタート信号のタイ
ミングでレジスタ（1a）に書込まれた種別情報（ID）で
プログラムが示されていたときに次のクロックのタイミ
ングで再度レジスタ（1a）に書込信号が出力され、レジ
スタ（1a）に長さの情報（Ｌ）が書込まれる。さらにそ
の後同図F,Gに示すようにクロックごとに交互に書込信
号がレジスタ（1c）（1d）に出力され、これによってレ
ジスタ（1c）にアドレス（Ａ）、レジスタ（1d）にプロ
グラムデータ（PD）が分離して書込まれる。
このレジスタ（1c）からのアドレス（Ａ）がマルチプ
レクサ（MUX）（３）を通じてメモリ（４）に供給さ
れ、レジスタ（1d）からのプログラムデータ（PD）がそ
のアドレスに書込まれる。なお制御部（２）から書込制
御信号がメモリ（４）に供給される。また、書込は長さ
情報（Ｌ）で指定された分だけ行われる。
レクサ（MUX）（３）を通じてメモリ（４）に供給さ
れ、レジスタ（1d）からのプログラムデータ（PD）がそ
のアドレスに書込まれる。なお制御部（２）から書込制
御信号がメモリ（４）に供給される。また、書込は長さ
情報（Ｌ）で指定された分だけ行われる。
さらに書込が終了すると、制御部（２）からの信号に
よりMUX（３）が切換られる。また第２の制御部（５）
からの信号がメモリアドレス生成回路（６）及びMPMア
ドレス生成回路（７）に供給される。そして回路（６）
からはメモリ（４）を順次読出すアドレスが生成される
と共に、回路（７）からは読出されたマイクロプログラ
ムを所定のMPMに書込むためのチップ選択信号及びMPM内
に順次書込むためのアドレスが生成される。
よりMUX（３）が切換られる。また第２の制御部（５）
からの信号がメモリアドレス生成回路（６）及びMPMア
ドレス生成回路（７）に供給される。そして回路（６）
からはメモリ（４）を順次読出すアドレスが生成される
と共に、回路（７）からは読出されたマイクロプログラ
ムを所定のMPMに書込むためのチップ選択信号及びMPM内
に順次書込むためのアドレスが生成される。
これによってメモリ（４）から読出されたマイクロプ
ログラムがマルチプレクサ（MUX）（８）を通じてPIP系
（24）及びPVP系（25）等に供給されると共に、回路
（７）からのアドレス等がPIP系（24）等に供給され
る。
ログラムがマルチプレクサ（MUX）（８）を通じてPIP系
（24）及びPVP系（25）等に供給されると共に、回路
（７）からのアドレス等がPIP系（24）等に供給され
る。
さらに（９）はPIP系（24）等のプロセッサの診断を
行うプログラムの書込まれたROMである。ここで診断用
のプログラムとしては、プロセッサの全機能を利用した
演算を行い、その結果をあらかじめ算定された正答と比
較するなどの方法がとられ、さらにプログラムを工夫す
ることによってプロセッサに内蔵される各レジスタごと
に正誤を検出することもできる。このROM（９）にメモ
リアドレス生成回路（６）からのアドレスが供給され、
このROM（９）からのプログラムがMUX（８）に供給され
ると共に、制御部（２）からの制御信号がMUX（８）に
供給されてROM（９）からのプログラムがPIP系（24）等
に供給される。さらに回路（７）からのアドレス等がPI
P系（24）等に供給される。これによって、処理結果に
不正を発見したときなどに外部からの指令信号を制御部
（２）に供給することにより、ROM（９）に書込まれた
診断用のプログラムがPIP系（24）等に供給され、PIP系
（24）等のプロセッサ等の診断を行うことができる。
行うプログラムの書込まれたROMである。ここで診断用
のプログラムとしては、プロセッサの全機能を利用した
演算を行い、その結果をあらかじめ算定された正答と比
較するなどの方法がとられ、さらにプログラムを工夫す
ることによってプロセッサに内蔵される各レジスタごと
に正誤を検出することもできる。このROM（９）にメモ
リアドレス生成回路（６）からのアドレスが供給され、
このROM（９）からのプログラムがMUX（８）に供給され
ると共に、制御部（２）からの制御信号がMUX（８）に
供給されてROM（９）からのプログラムがPIP系（24）等
に供給される。さらに回路（７）からのアドレス等がPI
P系（24）等に供給される。これによって、処理結果に
不正を発見したときなどに外部からの指令信号を制御部
（２）に供給することにより、ROM（９）に書込まれた
診断用のプログラムがPIP系（24）等に供給され、PIP系
（24）等のプロセッサ等の診断を行うことができる。
このようにしてPIP系（24）等のマイクロプログラム
の書替及びプロセッサの動作の診断等を行うことができ
る。この場合にメモリ（４）とPIP系（24）等との間を
専用の回線で結ぶことができるので、例えば転送レート
を8Mバイト／秒程度の高速にして、従来の16倍の速さで
転送を行うことができる。
の書替及びプロセッサの動作の診断等を行うことができ
る。この場合にメモリ（４）とPIP系（24）等との間を
専用の回線で結ぶことができるので、例えば転送レート
を8Mバイト／秒程度の高速にして、従来の16倍の速さで
転送を行うことができる。
そしてさらに上述の装置において、HC（10）から転送
されるプログラムデータ（PD）とアドレス（Ａ）とを分
離してこのアドレスに従ってメモリ（４）への書込を行
うようにしているので、全体のプログラムを保存したま
までその一部を変更することができる。すなわち例えば
フィルタリング処理では、演算処理のプログラムは不変
で、その内の係数データのみを変更することで新たなフ
ィルタリングを行うことができる。その場合に上述の装
置では、フィルタリング処理の全体の演算プログラムを
転送した後に、必要に応じて係数データのみを書替え
て、多種の処理を行うことができる。
されるプログラムデータ（PD）とアドレス（Ａ）とを分
離してこのアドレスに従ってメモリ（４）への書込を行
うようにしているので、全体のプログラムを保存したま
までその一部を変更することができる。すなわち例えば
フィルタリング処理では、演算処理のプログラムは不変
で、その内の係数データのみを変更することで新たなフ
ィルタリングを行うことができる。その場合に上述の装
置では、フィルタリング処理の全体の演算プログラムを
転送した後に、必要に応じて係数データのみを書替え
て、多種の処理を行うことができる。
なお上述の装置で、最初のプログラムの転送には従来
の２倍の時間がかかることになるが、例えばフィルタリ
ング処理で係数データ等の変更されるデータは全体の１
％以下であり、例えば５回変更した場合を考えると、全
体を１として、本願では、 １×２＋0.01×２×５＝2.1 となり、従来の １×５＝5.0 に比べて半分以下となる。
の２倍の時間がかかることになるが、例えばフィルタリ
ング処理で係数データ等の変更されるデータは全体の１
％以下であり、例えば５回変更した場合を考えると、全
体を１として、本願では、 １×２＋0.01×２×５＝2.1 となり、従来の １×５＝5.0 に比べて半分以下となる。
さらに上述の装置によれば、装置内に書込アドレス生
成用の回路を設ける必要もなくなる。
成用の回路を設ける必要もなくなる。
本発明によれば、ホストコンピュータから転送される
マイクロプログラムを構成するデータにはアドレスが付
され、このアドレスに従ってメモリへの書込を行うの
で、一旦メモリに書込まれたプログラムの任意のアドレ
スを指定して書換えることができ、長いプログラムの一
部のみを書換える場合などにもその部分のみを転送すれ
ばよいので、書換を極めて短時間で行うことができるよ
うになった。
マイクロプログラムを構成するデータにはアドレスが付
され、このアドレスに従ってメモリへの書込を行うの
で、一旦メモリに書込まれたプログラムの任意のアドレ
スを指定して書換えることができ、長いプログラムの一
部のみを書換える場合などにもその部分のみを転送すれ
ばよいので、書換を極めて短時間で行うことができるよ
うになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の技術の説明のための図
である。 （1a）〜（1e）はレジスタ、（２）は制御部、（３），
（８）はマルチプレクサ、（４）はメモリ、（５）は第
２の制御部、（６）はメモリアドレス生成回路、（７）
はMPMアドレス生成回路、（９）はROM、（10）はホスト
コンピュータである。
めの図、第３図、第４図は従来の技術の説明のための図
である。 （1a）〜（1e）はレジスタ、（２）は制御部、（３），
（８）はマルチプレクサ、（４）はメモリ、（５）は第
２の制御部、（６）はメモリアドレス生成回路、（７）
はMPMアドレス生成回路、（９）はROM、（10）はホスト
コンピュータである。
Claims (1)
- 【請求項１】複数のマイクロプロセッサと、該マイクロ
プロセッサを駆動させるためのマイクロプログラムを記
録するための複数のRAMから構成される処理システムに
対して、ホストコンピュータから上記マイクロプログラ
ムを転送するためのプログラム転送装置において、 上記マイクロプログラムを書き込むメモリと、 上記ホストコンピュータからの制御により、上記メモリ
への上記マイクロプログラムの書き込みを制御するため
の第１の制御部と、 上記メモリへ書き込まれた上記マイクロプログラムの読
み出しアドレス、及び上記メモリから読み出された上記
マイクロプログラムの上記RAMへの書き込みアドレスを
制御するための第２の制御部とを備え、 上記ホストコンピュータから供給される上記マイクロプ
ログラムには、それを構成するプログラムデータごとに
アドレスが付されて成り、 上記第１の制御部は、上記ホストコンピュータから転送
される上記マイクロプログラム中の上記プログラムデー
タと上記アドレスとを分離し、該分離された上記アドレ
スに従って上記プログラムデータを上記メモリに書き込
み、 上記第２の制御部は、必要に応じて上記メモリ内の上記
プログラムデータを読み出して上記RAMに転送できるよ
うにしたプログラム転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260388A JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260388A JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119639A JPS62119639A (ja) | 1987-05-30 |
| JP2557042B2 true JP2557042B2 (ja) | 1996-11-27 |
Family
ID=17347222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260388A Expired - Lifetime JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557042B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE400453T1 (de) | 2003-08-11 | 2008-07-15 | Campagnolo Srl | Fahrradfelge aus verbundwerkstoff und verfahren zu ihrer herstellung |
| PT1629997E (pt) * | 2004-08-31 | 2008-03-24 | Campagnolo Srl | Aro para uma roda com raios de bicicleta, a roda e processo de fabrico |
| ITMI20072231A1 (it) | 2007-11-26 | 2009-05-27 | Campagnolo Srl | Cerchio per ruota di bicicletta e ruota di bicicletta comprendente tale cerchio |
| EP2100751B1 (en) | 2008-03-14 | 2011-05-18 | Campagnolo S.r.l. | Rim made from composite material for a tubeless bicycle wheel and tubeless bicycle wheel comprising such a rim |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037937B2 (ja) * | 1980-12-10 | 1985-08-29 | 富士通株式会社 | イニシャル・プログラム・ロ−ディング方式 |
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
-
1985
- 1985-11-20 JP JP60260388A patent/JP2557042B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119639A (ja) | 1987-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |