JPS63223943A - ダイレクトメモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ダイレクトメモリアクセス制御方式において、メモリと
入出力装置との間のデータ転送の制御に必要なチャネル
データが格納手段に格納され、チャネルデータアドレス
保持部で示されるチャネルデータを格納手段から取り込
んでデータ転送制御を行ない、そのデータの転送終了に
応じてチェインチャネルデータアドレスをチャネルデー
タアドレス保持部に設定することにより、チャネルデー
タチェインが可能となって複数のデータを連続して転送
制御することができる。

〔産業上の利用分野〕

本発明は、マイクロプロセッサを用いた情報処理装置、
特に高密度な画情報を高速転送するファクシミリ装置そ
の他において、メモリと入出力装置との間のデータ転送
を直接制御するダイレクトメモリアクセス（以下、ｒＤ
ＭＡＪという。）制御方式に関する。

〔従来の技術〕

従来のファクシミリ装置においては、装置内部のメモリ
と入出力装置との間で高速なデータ転送を必要とするた
めに、マイクロプロセッサ（主制御部）がデータ転送を
直接制御するのではなく、ＤＭＡ制御装置がマイクロプ
ロセッサの動作とは独立して、メモリと入出力装置との
間のデータ転送を制御するのが普通である。

第３図は、ファクシミリ装置に用いられる従来のＤＭＡ
制御方式を説明するブロック構成図である。

ＤＭＡＬＨ？Ｉｌ装置３００の制御により、メモリ３５
０と入出力装置３６０との間でデータ転送が行なわれる
。

データ転送制御に必要なチャネルデータが保持されるＤ
ＭＡ制御装置３００のレジスタ群３１０は、制御レジス
タ３１１、状態レジスタ３１２、アドレスレジスタ３１
３および転送語数レジスタ３１４により構成される。制
御レジスタ３１１には動作の種類（メモリと入出力装置
との間のデータ転送の方向）を示す情報が格納され、状
態レジスタ３１２にはその時点のデータ転送の状況を示
す情報が格納され、アドレスレジスタ３１３にはデータ
の読み出しあるいは書き込みを行なうメモリのアドレス
情報が格納され、転送語数レジスタ３１４には転送する
データ量の情報が格納される。

以下、メモリ３５０内にある複数のデータブロック３５
１〜３５４を入出力装置３６０に順次転送する場合の動
作について説明する。

マイクロプロセッサ３７０は、共通バス３８０を介して
ＤＭＡ制御装置３００内の制御レジスタ３１１に対して
、メモリ３５０から入出力装置３６０へのデータ転送の
指示情報を保持させ、アドレスレジスタ３１３にはデー
タブロック３５１の格納アドレスを、転送語数レジスタ
３１４にはデータブロック３５１のブロック内語数をそ
れぞれ保持させる。

ここで、マイクロプロセッサ３７０は入出力装置３６０
に対してデータの出力動作の開始を指示する。それ以降
、マイクロプロセッサ３７０はデータ転送動作から解放
されて他の作業を行なうことができる。

一方、Ｄ　Ｍ　Ａ　ｉ＃Ｊ御装置３００の制御部３３０
は、レジスタ群３１０に保持させたチャネルデータに基
づき、入出力装置３６０のデータ転送要求信号３９１に
従って、メモリ３５０内のデータブロック３５１内のデ
ータを順次読み取って入出力装置３６０に転送する。こ
こでのデータ転送は、１語ずつアドレスレジスタ３１３
の値を１加算し、転送語数レジスタ３１４の値を１減算
し、転送語数レジスタ３１４での減算結果が０になるま
でデータ転送要求のタイミングに従って行なわれる。

データブロック３５１がすべて転送されたときに、ＤＭ
Ａ制御装置３００の制御部３３０は状態レジスタ３１２
にデータ転送終了情報を書き込み、さらにマイクロプロ
セッサ３７０に対して通常割り込み信号３９３によりデ
ータ転送終了を通知する。マイクロプロセッサ３７０は
、その割り込みによりＤＭＡｗ１′ｍ装置３００内の状
態レジスタ３１２を参照してデータブロック３５１の転
送が終了したことを認識する。

次にマイクロプロセッサ３７０は、データブロック３５
２を入出力装置３６０に転送するように、ＤＭＡ制御装
置３００内の制御レジスタ３１１をセントし、アドレス
レジスタ３１３にデータブロック３５２の第一格納アド
レスを保持させ、かつ転送語数レジスタ３１４にブロッ
ク内語数を設定することにより、同様にＤＭＡ制御装置
３００が再び入出力装置３６０に対してデータ転送を開
始する。以下同様の操作を繰り返して、メモリ３５０内
のデータブロック３５３，３５４が順次入出力装置３６
０へ転送される。

〔発明が解決しようとする問題点〕

ところが、このような従来方式では、前述のように複数
のデータブロック３５１〜３５４を順次転送する場合に
は、各ブロックの切り替え時ごとにマイクロプロセッサ
３７０の制御を介さなければならなかった。すなわち、
たとえば最初のデータブロック３５１の転送が終了した
時点で、メモＩ７３５０と入出力装置３６０との間のデ
ータ転送制御が、ＤＭＡ制御装置３００からマイクロプ
ロセッサ３７０に移行し、改めて次のデータ転送の指示
がＤ　Ｍ　Ａ　１１５１７御装置３００に出される。

このとき、マイクロプロセッサ３７０は、データ転送終
了を示す割り込み信号がｒＤＭＡＩＩＩｍ装置３００か
らの割り込みであり、かつデータブロック３５１のデー
タ転送終了である」ことを認識し、さらにＤＭＡ制御装
置３００に対して、次のデータブロック３５２のデータ
転送に必要なチャネルデータをレジスタ群３１０に設定
する動作を行なう必要があった。

このように、データブロック３５１の最終データ語が転
送されてから、次のデータブロック３５２内の最初のデ
ータ語が転送されるまでの間は、マイクロプロセッサ３
７０が制御情報を処理中であり、入出力装置３６０はデ
ータ転送待ちの状態となる。

ここで、入出力装置３６０がモデムおよび網制御装置を
介して回線に接続される回線入出力装置の場合には、た
とえば接続される回線のデータ送信速度が６４にビット
／秒程度であれば、データ転送待ち状態の許容範囲は、
１語８ビツトとすると、 １／（６４０００／８）−１２５Ｘ１０−６　Ｃ秒〕と
なる。

このデータ転送待ちの許容時間は、前述の処理を行なう
マイクロプロセッサの処理速度に対してかなり厳しい条
件であり、通常それに対処するためには、専用のマイク
ロプロセッサあるいは高速のマイクロプロセッサを用い
る必要があった。

本発明は、このような従来の問題点を解決するもので、
マイクロプロセッサを介在させることなく、ブロック化
された複数のデータを連続して転送することが可能なり
ＭＡｍｉ方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、チャネルデータ保持部１０１は、メモリと
入出力装置との間のデータ転送を制御するためのチャネ
ルデータを保持する。

制御手段１０２は、このチャネルデータに基づいてメモ
リと入出力装置との間のデータ転送を制御する。

チャネルデータ格納手段１０３は、チャネルデータ保持
部１０１に書き込まれるチャネルデータと、続けて書き
込まれるチャネルデータの格納アドレスとが格納される
。

チャネルデータアドレス保持部１０４は、チャネルデー
タ保持部１０１に書き込まれるチャネルデータの格納ア
ドレスを保持する１ チ工インチャネルデータアドレス保持部１０５は、続け
て書き込まれるチャネルデータの格納アドレスを保持す
る。

書替制御手段１０６は、このチャネルデータアドレス保
持部１０４がアドレス指定し、読み出されたチャネルデ
ータの書き替え制御を行ない、かつチャネルデータ保持
部１０１のチャネルデータによるデータ転送制御が終了
したときに、チェインチャネルデータアドレス保持部１
０５に保持されているアドレスをチャネルデータアドレ
ス保持部１０４に書き替える。

〔作　用〕

データ転送制御時にチャネルデータアドレス保持部１０
４に設定されるアドレスに従って、書替制御手段１０６
を介してチャネルデータ格納手段１０３からチャネルデ
ータをチャネルデータ保持部１０１に取り込み、ｗｉ御
手段１０２はそのチャネルデータに基づいて、メモリと
入出力装置との間のデータ転送制御を行なう。

チャネルデータが格納されるチャネルデータ格納手段１
０３には、チェインされるチャネルデータの格納アドレ
スが格納されており、読み出されたそのアドレスがチェ
インチャネルデータ保持部ｌＯ５に保持される。

一つのチャネルデータが示すデータの転送終了に応じて
、書替制御手段１０６がチェインチャネルデータアドレ
ス保持部１０５に保持されているアドレスをチャネルデ
ータアドレス保持部１０４に書き替え、そのアドレスに
より指定されるチャネルデータを続けてチャネルデータ
保持部１０１に取り込むことにより、チャネルデータの
チェインが可能となり、複数のデータブロックの転送制
御を連続して行なうことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例の構成を示すブロック構成
図である。なお、本実施例はファクシミリ装置において
、メモリと回線入出力装置との間のデータ転送制御に関
する構成例である。

■、　　　　と　１゛との・ｂ　− ここで、本発明の実施例と第１図との対応関係を示して
おく。

チャネルデータ保持部１０１は、制御レジスタ（ＣＴ）
２１１．状態レジスタ（ＳＴ）２１２゜アドレスレジス
タ（ＡＤ）２１３および転送語数レジスタ（ＢＣ）２１
４に相当し、チャネルデータアドレス保持部１０４はチ
ャネルアドレスレジスタ２１６に相当し、チェインチャ
ネルデータアドレス保持部１０６はチェインレジスタ（
ＮＸ）２１５に相当する。各レジスタにより、レジスタ
群２１０が構成される。

制御手段１０２は制御部２３０に相当する。

チャネルデータ格納手段１０３は、メモリ２５０に相当
し、チェインチャネルデータのアドレスを含むチャネル
データ２５５〜２５７と、データブロック２５１〜１５
３を格納する。

書替制御手段１０６は、リードライト制御部２２０に相
当する。

なお、レジスタ群２１０、リードライト制御部２２０お
よび制御部２３０によりＤＭＡ制御装置２００が構成さ
れる。

↓ユ大施拠傅揚底 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、マイクロプロセッサ２７０には共通バ
ス２８０を介してＤ　Ｍ　Ａ　Ｍ御装置２００、メモリ
２５０および入出力装置２６０が接続される。メモリ２
５０はＲＡＭ　（随時書込み読出し自由メモリ）から構
成され、複数のデータブロック２５１〜２５３と、各デ
ータブロックに対応するチャネルデータ２５５〜２５７
が格納されている。

入出力装置２６０は、モデム２６１および網制御袋ｆ　
（ＮＣＵ）２６３を介シテ通信回１２６５に接続される
。

ＤＭＡ制御装置２００は、データ転送制御に必要なチャ
ネルデータを保持するレジスタ群２１０と、メモリ２５
０とレジスタ群２１０との間のチャネルデータの読出し
および書込みを制御するリードライト制御部２２０と、
制御部２３０とを有する。制御部２３０は、レジスタ群
２１０およびリードライト制御部２２０に接続され、入
出力装置２６０からのデータ転送要求信号２９１が入力
され、またマイクロプロセッサ２７０に対して割り込み
信号２９３を送出する。

−」−ス１」（御肱作 本実施例では、メモリ２５０内のデータブロック２５１
〜２５３を入出力装置２６０１モデム２６１および網制
御装置（ＮＣＵ）２６３を介して通信回線２６５に順次
送信する場合について説明する。なお、メモリ２５０内
のデータブロック２５１〜２５３を入出力装置２６０へ
転送制御するのに必要なチャネルデータ２５５〜２５７
は、あらかじめメモリ２５０の一部に格納されている。

マイクロプロセッサ２７０は、Ｄ　Ｍ　Ａ　＊Ｊ御装置
２００に対して、データブロック２５１の転送に必要な
チャネルデータ２５５が格納されているアドレスをチャ
ネルアドレスレジスタ２１６に設定し、さらに入出力装
置２６０に対してデータ送信を行なうように指示する。

入出力装置２６０は、マイクロプロセッサ２７０からの
送信開始の指示を受けて、ＤＭＡ！４１Ｂ装置２００に
データ転送要求信号２９１を送出する。

このデータ転送要求信号２９１が入力されたＤＭＡ制御
装置２００の制御部２３０は、リードライト制御部２２
０を起動し、チャネルアドレスレジスタ２１６を読み出
し、当該レジスタに設定されているアドレス内のチャネ
ルデータをレジスタ群２１０に読み込むように制御する
。すなわち、データブロック２５１に対応するチャネル
データ２５５の制御データＣＴ、状態データＳＴ、アド
レスデータＡＤ、転送語数データＢＣ５およびチェイン
されるチャネルデータのチェインアドレスＮＸが、それ
ぞれ制御レジスタ２１１、状態レジスタ２１２、アドレ
スレジスタ２１３、転送語数レジスタ２１４およびチェ
インレジスタ２１５に書き込まれる。

制御部２３０は、制御レジスタ２１１によりメモリ２５
０から入出力装置２６０へのデータ転送であることを判
断し、アドレスレジスタ２１３に設定されているアドレ
スに従って、データブロック２５１の第−語を読み取っ
て入出力装置２６０に転送する。このとき、アドレスレ
ジスタ２１３の値を１加算し、転送語数レジスタ２１４
の値を１減算処理してそれぞれ更新する。

入出力装置２６０は、メモリ２５０から転送された一部
のデータを１ビツトずつ直列データに変換し、モデム２
６１および網制御装置（Ｎ　ＣＵ）２６３を介して通信
回線２６５へ送出する。それ゛とともに、ＤＭＡ１ｉｌ
？ｉｌ装置２００の制御部２３０ヘデ一タ転送要求償号
２９１を送出する。

以降、同様の操作を繰り返してデータブロック２５１内
の全データが順次転送される。データブロック２５１が
すべて入出力装置２６０へ転送され、さらに通信回線２
６５へ送信されると、ＤＭＡ制御装置２００の転送語数
レジスタ２１４の減算結果がＯとなり、制御部２３０は
状態レジスタ２１２にデータブロック２５１の転送終了
の旨を書き込む。同時に制御部２３０は、制御レジスタ
２１１の内容を調べ、データチェインを行なう指示があ
れば、リードライト制御部２２０に対してチェインレジ
スタ２１５の値をチャネルアドレスレジスタ２１６へ書
き込むように指示する。

チェインレジスタ２１５に保持されているチェインアド
レスデータは、連続して転送されるデータブロック２５
２の転送に必要なチャネルデータ２５６の格納アドレス
であり、したがってリードライト制御部２２０がチャネ
ルアドレスレジスタ２１６により指定されるアドレスの
チャネルデータ２５６をレジスタ群２１０のレジスタ２
１１〜２１５に書き込み、制御部２３０にレジスタの設
定完了通知を行なうことにより、再度制御部２３０が動
作を開始し、連続してデータブロック２５２の転送が開
始される。

以下同様に、データブロック２５３が入出力装置２６０
に転送されるが、データブロック２５３のデータ転送に
対応するチャネルデータ２５７の制御データが、データ
チェインを指示していない場合には、データブロック２
５３内のすべてのデータが転送された時点で、制御部２
３０はマイクロプロセッサ２７０に対して、割り込み信
号２９３を送出してデータ転送終了を通知する。

■、　Ｂの・ノ 本実施例では、複数のデータブロックを順次チェインし
、連続してデータ転送を行なう方式において、一つの入
出力装置とメモリとの間で行なわれるＤＭＡｗ制御方式
について説明したが、複数の入出力装置とメモリとの間
のデータ転送においても同様に実現可能である。

その場合には、複数の入出力装置の一つから制御部２３
０に通知されるデータ転送要求信号に従って、その都度
チャネルアドレスレジスタ２１６のアドレスを設定し、
対応するチャネルデータをレジスタ群２１０に取り込み
、−語ずつのデータ転送を行ない、その後チャネルデー
タを返却する。

チャネルアドレスレジスタ２１６のアドレス設定は、デ
ータ転送要求信号を送出した入出力装置に対応するメモ
リ２５０の固定アドレスに格納されているデータを読み
込むことにより、特にハードウェアを増加させることな
く、多数の入出力装置の同時制御に対応することができ
る。

なお複数の入出力装置には、本実施例に示した通信回線
に対してデータの入出力を行なう装置の他に、たとえば
データを入力するキーボード、情報を出力するディスプ
レイ、送信原稿を読み取るスキャナ、受信原稿を出力す
るプリンタ装置、画像データの圧縮／伸長装置がある。

〔発明の効果〕

上述したように、本発明によれば、複数のブロック化さ
れたデータがマイクロプロセッサの制御を介在させるこ
となく、メモリと入出力装置との間で連続して転送制御
することができる。したがって、専用のマイクロプロセ
ッサあるいは高速マイクロプロセッサを使用することな
く、ＤＭＡ制御による高速データ転送を可能にすること
ができ、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック構成図、第３
図は従来のＤＭＡ制御方式を説明するブロック構成図で
ある。 図において、 １０１はチャネルデータ保持部、 １０２は制御手段、　、 １０３はチャネルデータ格納手段、 １０４はチャネルデータアドレス保持部、１０５はチェ
インチャネルデータアドレス保持部、１０６は書替制御
手段、 ２００．３００はＤＭＡ制御装置、 ２１０．３１０はレジスタ群、 ２１１．３１１は制御レジスタ、 ２１２．３１２は状態レジスタ、 ２１３．３１３はアドレスレジスタ、 ２１４．３１４は転送語数レジスタ、 ２１５はチェインレジスタ、 ２１６はチャネルアドレスレジスタ、 ２２０はリードライト制御部、 ２３０．３３０は制御部、 ２５０．３５０はメモリ、 ２５１〜２５３，３５１〜３５４はデータブロック、 ２５５〜２５７はチャネルデータ、 ２６０．３６０は入出力装置、 ２６１はモデム、 ２６３は網制御装置（ＮＣＵ）、 ２６５は通信回線、 ２７０．３７０はマイクロプロセッサ、２８０．３８０
は共通バス、 ２９１．３９１はデータ転送要求信号、２９３．３９３
は割り込み信号である。

Claims (1)

1. 【特許請求の範囲】 メモリと入出力装置との間のデータ転送を制御するため
   のチャネルデータが保持されるチャネルデータ保持部（
   １０１）と、 このチャネルデータに基づいて前記メモリと入出力装置
   との間のデータ転送を制御する制御手段（１０２）と、 チャネルデータ保持部（１０１）に書き込まれるチャネ
   ルデータと、続けて書き込まれるチャネルデータの格納
   アドレスとが格納されるチャネルデータ格納手段（１０
   ３）と、 チャネルデータ保持部（１０１）に書き込まれるチャネ
   ルデータの格納アドレスを保持するチャネルデータアド
   レス保持部（１０４）と、 続けて書き込まれるチャネルデータの格納アドレスを保
   持するチェインチャネルデータアドレス保持部（１０５
   ）と、 このチャネルデータアドレス保持部（１０４）がアドレ
   ス指定し、読み出されたチャネルデータの書き替え制御
   を行ない、かつチャネルデータ保持部（１０１）のチャ
   ネルデータによるデータ転送制御が終了したときに、チ
   ェインチャネルデータアドレス保持部（１０５）に保持
   されているアドレスをチャネルデータアドレス保持部（
   １０４）に書き替える書替制御手段（１０６）と を備えたことを特徴とするダイレクトメモリアクセス制
   御方式。