JP2980163B2 - データ転送方式 - Google Patents
データ転送方式Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ間のデータ
通信方式に関し、特に、共有バッファと２個のＣＰＵと
共有メモリとバッファから構成される、大容量のサイズ
のデータ通信と高速デー夕通信を必要とする分野で運用
するＣＰＵ間のデータ通信方式に関するものである。
通信方式に関し、特に、共有バッファと２個のＣＰＵと
共有メモリとバッファから構成される、大容量のサイズ
のデータ通信と高速デー夕通信を必要とする分野で運用
するＣＰＵ間のデータ通信方式に関するものである。
【０００２】
【従来の技術】従来、この種のＣＰＵ間のデータ転送方
式としては、ＣＰＵ間に共有メモリを介してデータ転送
を行うものがあり、例えば、特開平３−１３８７４９号
公報に開示されたものがある。図４は、上記公報に開示
されたＣＰＵ間データ転送の構成を示すブロック図であ
る。
式としては、ＣＰＵ間に共有メモリを介してデータ転送
を行うものがあり、例えば、特開平３−１３８７４９号
公報に開示されたものがある。図４は、上記公報に開示
されたＣＰＵ間データ転送の構成を示すブロック図であ
る。
【０００３】以下、このＣＰＵ間のデータ転送の動作に
ついて説明する。このＣＰＵ間のデータ転送方式は、共
有メモリを、ＣＰＵ１０１からＣＰＵ１０２へのデータ
転送を行うための領域と、ＣＰＵ１０１からＣＰＵ１０
２へのデータ転送を行うための領域とに分割し、それぞ
れにおいてどこまでデータが書き込まれているかを示す
書き込みポインタと、どこまでデー夕が読み込まれたか
を示す読み込みポインタを設け、一方のＣＰＵは書き込
みポインタだけを、他方のＣＰＵは読み込みポインタだ
けを更新するようにして共有メモリ１０３を管理したも
のである。
ついて説明する。このＣＰＵ間のデータ転送方式は、共
有メモリを、ＣＰＵ１０１からＣＰＵ１０２へのデータ
転送を行うための領域と、ＣＰＵ１０１からＣＰＵ１０
２へのデータ転送を行うための領域とに分割し、それぞ
れにおいてどこまでデータが書き込まれているかを示す
書き込みポインタと、どこまでデー夕が読み込まれたか
を示す読み込みポインタを設け、一方のＣＰＵは書き込
みポインタだけを、他方のＣＰＵは読み込みポインタだ
けを更新するようにして共有メモリ１０３を管理したも
のである。
【０００４】図５は共有メモリの構造を示すものであ
る。図５において、１１１は読み込みポインタを、１１
２は書き込みポインタを示している。図６は、ＣＰＵ１
０１からデータが書き込まれ、ＣＰＵ１０２がデー夕を
読み込む状態を示すものである。図６において、ＣＰＵ
１０１からＣＰＵ１０２へデータ転送が行われる場合、
まず、ＣＰＵ１０１が共有メモリ１０３に対して書き込
みを行った後、書き込みポインタ１１２を共有メモリ１
０３においてデータが書き込まれている最後の位置を示
すように更新を行い、ＣＰＵ１０２では、データの読み
込みポインタ１１１と書き込みポインタ１１２を比較
し、もし、これらの値が等しくない場合は、その分のデ
ータを読み込み、読み込みポインタ１１１を書き込みポ
インタ１１２と同じ位置まで更新する。上記公報に開示
されたＣＰＵ間データ転送では、ＣＰＵ間データ転送を
共有メモリを介して行っているために、アドレッシング
が複雑であり、ＣＰＵに負荷がかかり、データ転送効率
は、悪い。その為、共有メモリをバッファに置き換え
た、図７に示す構成によりＣＰＵ間データ転送を行うこ
とが一般的である。
る。図５において、１１１は読み込みポインタを、１１
２は書き込みポインタを示している。図６は、ＣＰＵ１
０１からデータが書き込まれ、ＣＰＵ１０２がデー夕を
読み込む状態を示すものである。図６において、ＣＰＵ
１０１からＣＰＵ１０２へデータ転送が行われる場合、
まず、ＣＰＵ１０１が共有メモリ１０３に対して書き込
みを行った後、書き込みポインタ１１２を共有メモリ１
０３においてデータが書き込まれている最後の位置を示
すように更新を行い、ＣＰＵ１０２では、データの読み
込みポインタ１１１と書き込みポインタ１１２を比較
し、もし、これらの値が等しくない場合は、その分のデ
ータを読み込み、読み込みポインタ１１１を書き込みポ
インタ１１２と同じ位置まで更新する。上記公報に開示
されたＣＰＵ間データ転送では、ＣＰＵ間データ転送を
共有メモリを介して行っているために、アドレッシング
が複雑であり、ＣＰＵに負荷がかかり、データ転送効率
は、悪い。その為、共有メモリをバッファに置き換え
た、図７に示す構成によりＣＰＵ間データ転送を行うこ
とが一般的である。
【０００５】以下に図７のＣＰＵ間データ転送方式につ
いて説明する。このデータ転送方式は、外部のデータ出
力装置からのデータを格納する入力バッファ２１１と外
部のデータ出力装置（図示せず）とのデータ制御を行う
制御用ＣＰＵ２１２とを有する入力制御部２０１と、外
部装置（図示せず）に出力するデータを格納する出力バ
ッファ２２１と入力バッファ２１１に格納されたデータ
を出力バッファ２２１に転送する制御を行う制御用ＣＰ
Ｕ２２２とを有する出力制御部２０２により構成され
る。
いて説明する。このデータ転送方式は、外部のデータ出
力装置からのデータを格納する入力バッファ２１１と外
部のデータ出力装置（図示せず）とのデータ制御を行う
制御用ＣＰＵ２１２とを有する入力制御部２０１と、外
部装置（図示せず）に出力するデータを格納する出力バ
ッファ２２１と入力バッファ２１１に格納されたデータ
を出力バッファ２２１に転送する制御を行う制御用ＣＰ
Ｕ２２２とを有する出力制御部２０２により構成され
る。
【０００６】次に、この方式の動作について、図８に示
す入力制御部２０１の制御用ＣＰＵ２１２のフローチャ
ートと図９に示す出力制御部２０２の制御用ＣＰＵ２２
２のフローチャートを用いて説明する。入力制御部２０
１内の制御用ＣＰＵ２１２は、入力制御部２０１の入力
バッファ２１１の蓄積量を表すバッファフラグ２１６を
確認し、入力制御部２０１の入力バッファ２１１に、外
部データ出力装置から１回のデータ転送で送信されるデ
ータ分の空きができるまでデータ受信を行なわない（図
８のステップＳ１、ステップＳ２）。そして、入力制御
部２０１の入力バッファ２１１に空きが次第、入力バッ
ファ２１１にデータを転送する（図８のステップＳ
３）。
す入力制御部２０１の制御用ＣＰＵ２１２のフローチャ
ートと図９に示す出力制御部２０２の制御用ＣＰＵ２２
２のフローチャートを用いて説明する。入力制御部２０
１内の制御用ＣＰＵ２１２は、入力制御部２０１の入力
バッファ２１１の蓄積量を表すバッファフラグ２１６を
確認し、入力制御部２０１の入力バッファ２１１に、外
部データ出力装置から１回のデータ転送で送信されるデ
ータ分の空きができるまでデータ受信を行なわない（図
８のステップＳ１、ステップＳ２）。そして、入力制御
部２０１の入力バッファ２１１に空きが次第、入力バッ
ファ２１１にデータを転送する（図８のステップＳ
３）。
【０００７】一方、出力制御部２０２内の制御用ＣＰＵ
２２２は、入力制御部２０１の入力バッファ２１１のバ
ッファフラグ２１６と、出力制御部２０２の出力バッフ
ァ２２１のバッファフラグ２２３を使用して、入力制御
部２０１の入力バッファ２１１のデー夕蓄積量と、出力
制御部２０２の出力バッファ２２１の空き容量を比較す
る（図９のステップＳ１）。出力制御部２０２の出力バ
ッファ２２１の空き容量が、入力制御部２０１の入力バ
ッファ２１１のデータ蓄積量に達してから、出力制御部
２０２の制御用ＣＰＵ２２２は、入力制御部２０１の入
力バッファ２１１から出力制御部２０２の出力バッファ
２２１へデータ転送を行う（図９のステップＳ２）。入
力バッファ２１１と出力バッファ２２１間のデータ転送
終了後、入力制御部２０１の入力バッファ２１１は、次
のデータ受信が可能となる。
２２２は、入力制御部２０１の入力バッファ２１１のバ
ッファフラグ２１６と、出力制御部２０２の出力バッフ
ァ２２１のバッファフラグ２２３を使用して、入力制御
部２０１の入力バッファ２１１のデー夕蓄積量と、出力
制御部２０２の出力バッファ２２１の空き容量を比較す
る（図９のステップＳ１）。出力制御部２０２の出力バ
ッファ２２１の空き容量が、入力制御部２０１の入力バ
ッファ２１１のデータ蓄積量に達してから、出力制御部
２０２の制御用ＣＰＵ２２２は、入力制御部２０１の入
力バッファ２１１から出力制御部２０２の出力バッファ
２２１へデータ転送を行う（図９のステップＳ２）。入
力バッファ２１１と出力バッファ２２１間のデータ転送
終了後、入力制御部２０１の入力バッファ２１１は、次
のデータ受信が可能となる。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
のデータ転送方法において、出力バッファよりサイズの
大きいデータを入力バッファに受信した場合は、受信デ
ータを何回かに分けて、出力バッファに転送しなければ
ならなくなり、データ転送効率が低下することである。
のデータ転送方法において、出力バッファよりサイズの
大きいデータを入力バッファに受信した場合は、受信デ
ータを何回かに分けて、出力バッファに転送しなければ
ならなくなり、データ転送効率が低下することである。
【０００９】第２の問題点において、入力制御部のデー
タ受信速度の方が、出力制御部のデータ送信速度より速
い場合、入力制御部ではデータ受信を完了したが、出力
制御部の出力バッファの空き容量がデータ入力制御部の
入力バッファに蓄積されたデー夕分に達していないこと
が起こり得る。したがって、入力バッファと出力バッフ
ァ間の転送が行えないため次のデータを入力制御部が受
信できず、データ受信待機時間が長くなり、デー夕転送
効率が低下する。
タ受信速度の方が、出力制御部のデータ送信速度より速
い場合、入力制御部ではデータ受信を完了したが、出力
制御部の出力バッファの空き容量がデータ入力制御部の
入力バッファに蓄積されたデー夕分に達していないこと
が起こり得る。したがって、入力バッファと出力バッフ
ァ間の転送が行えないため次のデータを入力制御部が受
信できず、データ受信待機時間が長くなり、デー夕転送
効率が低下する。
【００１０】第３の問題点は、全体のデータ転送効率を
上げるため、入力バッファに受信したデータを一回のデ
ータ転送で出力バッファに転送する必要があり、最大送
信デー夕量より大きい出力バッファを必要とすることで
ある。その理由は、入力バッファに受信されたデータの
転送先が、出力バッファのみであるからである。
上げるため、入力バッファに受信したデータを一回のデ
ータ転送で出力バッファに転送する必要があり、最大送
信デー夕量より大きい出力バッファを必要とすることで
ある。その理由は、入力バッファに受信されたデータの
転送先が、出力バッファのみであるからである。
【００１１】本発明の課題は、大容量のサイズのデータ
転送時において、データの伝送効率を向上することので
きるデータ転送方式を提供することである。
転送時において、データの伝送効率を向上することので
きるデータ転送方式を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、外部デ
ータ出力装置からのデータを格納する入力バッファ及び
外部データ出力装置とのデータ受信制御を行う第１の制
御用ＣＰＵを有する入力制御部と、外部データ出力装置
に出力するデータを格納し、外部にデータを出力する出
力バッファ、前記入力バッファに格納されたデータを前
記出力バッファに転送する制御を行う第２の制御用ＣＰ
Ｕ、及び前記入力バッファからのデータを一時的に格納
することが可能なメモリを有する出力制御部により構成
され、前記出力バッファの空き容量が前記入力バッファ
に蓄積されたデータ分に満たない場合に、前記入力制御
部に取り込んだデータを前記メモリに一時的に回避し、
前記入力バッファの空きを確保し、前記入力制御部の受
信を可能にすることを特徴とするデータ転送方式が得ら
れる。
ータ出力装置からのデータを格納する入力バッファ及び
外部データ出力装置とのデータ受信制御を行う第１の制
御用ＣＰＵを有する入力制御部と、外部データ出力装置
に出力するデータを格納し、外部にデータを出力する出
力バッファ、前記入力バッファに格納されたデータを前
記出力バッファに転送する制御を行う第２の制御用ＣＰ
Ｕ、及び前記入力バッファからのデータを一時的に格納
することが可能なメモリを有する出力制御部により構成
され、前記出力バッファの空き容量が前記入力バッファ
に蓄積されたデータ分に満たない場合に、前記入力制御
部に取り込んだデータを前記メモリに一時的に回避し、
前記入力バッファの空きを確保し、前記入力制御部の受
信を可能にすることを特徴とするデータ転送方式が得ら
れる。
【００１３】さらに、本発明によれば、外部から受信し
たデータを前記入力制御部から前記出力制御部に転送す
る場合、前記第１の制御用ＣＰＵは、前記入力バッファ
の蓄積量を示すバッファフラグにより、前記入力バッフ
ァに、前記外部データ出力装置から１回のデータ転送で
送信されるデータ分の空きがあるか確認し、前記入力バ
ッファに受信したデータ分以上の空き容量ができ次第、
前記入力バッファに前記データを転送し、前記第２の制
御用ＣＰＵは、前記入力バッファのバッファフラグと、
前記出力バッファのバッファフラグにより、前記入力バ
ッファのデータ蓄積量と前記出力バッファの空き容量を
比較し、前記入力バッファのデータ蓄積量が前記出力バ
ッファの空き容量より少ない場合、前記第２の制御用Ｃ
ＰＵは、前記入力バッファから前記出力バッファへデー
タ転送を行うことを特徴とするデータ転送方式が得られ
る。
たデータを前記入力制御部から前記出力制御部に転送す
る場合、前記第１の制御用ＣＰＵは、前記入力バッファ
の蓄積量を示すバッファフラグにより、前記入力バッフ
ァに、前記外部データ出力装置から１回のデータ転送で
送信されるデータ分の空きがあるか確認し、前記入力バ
ッファに受信したデータ分以上の空き容量ができ次第、
前記入力バッファに前記データを転送し、前記第２の制
御用ＣＰＵは、前記入力バッファのバッファフラグと、
前記出力バッファのバッファフラグにより、前記入力バ
ッファのデータ蓄積量と前記出力バッファの空き容量を
比較し、前記入力バッファのデータ蓄積量が前記出力バ
ッファの空き容量より少ない場合、前記第２の制御用Ｃ
ＰＵは、前記入力バッファから前記出力バッファへデー
タ転送を行うことを特徴とするデータ転送方式が得られ
る。
【００１４】さらに、本発明によれば、外部から受信し
たデータを前記入力制御部から前記出力制御部に転送す
る場合、前記第１の制御用ＣＰＵは、前記入力バッファ
の蓄積量を示すバッファフラグにより、前記入力バッフ
ァに、前記外部データ出力装置から１回のデータ転送で
送信されるデータ分の空きがあるか確認し、前記入力バ
ッファに受信したデータ分以上の空き容量ができ次第、
前記入力バッファに前記データを転送し、前記第２の制
御用ＣＰＵは、前記入力バッファのバッファフラグと、
前記出力バッファのバッファフラグにより、前記入力バ
ッファのデータ蓄積量と前記出力バッファの空き容量を
比較し、前記入力制御部のデータ受信速度の方が前記出
力制御部のデータ送信速度より速い時、もしくは、前記
出力バッファよりサイズの大きいデータが前記入力バッ
ファに前記外部データ出力装置から受信された場合に生
じる、前記入力バッファのデータ蓄槓量が前記出力バッ
ファの空き容量より多い場合、前記第２の制御用ＣＰＵ
は、前記出力バッファのバッファフラグから前記出力バ
ッファの空き容量を算出し、前記出力バッファの空き容
量分のデータを前記入力バッファから前記出力バッファ
にデータ転送し、前記入力バッファと前記出力バッファ
間のデータ転送が終了した後、データ転送先を前記メモ
リに切り換え、前記入力バッファに残っているデータを
前記メモリにデータ転送し、このデータ転送が終了した
後、前記第２の制御用ＣＰＵは、前記メモリに転送した
データ分の空き容量があるかどうか、前記出力バッファ
のバッファフラグにより確認し、前記出力バッファに、
前記入力バッファから前記メモリに転送したデータ分の
空き容量ができ次第、前記メモリと前記出力バッファ間
のデータ転送に切り換え、前記入力バッファから前記メ
モリに転送されたデータを前記出力バッファに転送する
ことを特徴とするデータ転送方式が得られる。
たデータを前記入力制御部から前記出力制御部に転送す
る場合、前記第１の制御用ＣＰＵは、前記入力バッファ
の蓄積量を示すバッファフラグにより、前記入力バッフ
ァに、前記外部データ出力装置から１回のデータ転送で
送信されるデータ分の空きがあるか確認し、前記入力バ
ッファに受信したデータ分以上の空き容量ができ次第、
前記入力バッファに前記データを転送し、前記第２の制
御用ＣＰＵは、前記入力バッファのバッファフラグと、
前記出力バッファのバッファフラグにより、前記入力バ
ッファのデータ蓄積量と前記出力バッファの空き容量を
比較し、前記入力制御部のデータ受信速度の方が前記出
力制御部のデータ送信速度より速い時、もしくは、前記
出力バッファよりサイズの大きいデータが前記入力バッ
ファに前記外部データ出力装置から受信された場合に生
じる、前記入力バッファのデータ蓄槓量が前記出力バッ
ファの空き容量より多い場合、前記第２の制御用ＣＰＵ
は、前記出力バッファのバッファフラグから前記出力バ
ッファの空き容量を算出し、前記出力バッファの空き容
量分のデータを前記入力バッファから前記出力バッファ
にデータ転送し、前記入力バッファと前記出力バッファ
間のデータ転送が終了した後、データ転送先を前記メモ
リに切り換え、前記入力バッファに残っているデータを
前記メモリにデータ転送し、このデータ転送が終了した
後、前記第２の制御用ＣＰＵは、前記メモリに転送した
データ分の空き容量があるかどうか、前記出力バッファ
のバッファフラグにより確認し、前記出力バッファに、
前記入力バッファから前記メモリに転送したデータ分の
空き容量ができ次第、前記メモリと前記出力バッファ間
のデータ転送に切り換え、前記入力バッファから前記メ
モリに転送されたデータを前記出力バッファに転送する
ことを特徴とするデータ転送方式が得られる。
【００１５】
【作用】データ転送時に、出力バッファの空き容量が入
力バッファの受信データ分に達しない場合に、入力バッ
ファのデータ転送先を出力制御部の制御用ＣＰＵのメモ
リに変更し、制御用ＣＰＵメモリに一時的に格納する
為、入力バッファの空きを確保して、次のデータの入力
を開始することが可能となる。このため、出力バッファ
のサイズを送信データの最大のサイズよりも大きくする
必要がなくなり、また、大容量のサイズのデータ転送時
でもデータ受信ができ、データ受信待機時間を減少させ
ることができ、データ転送効率を従来の方式よりも向上
できる。
力バッファの受信データ分に達しない場合に、入力バッ
ファのデータ転送先を出力制御部の制御用ＣＰＵのメモ
リに変更し、制御用ＣＰＵメモリに一時的に格納する
為、入力バッファの空きを確保して、次のデータの入力
を開始することが可能となる。このため、出力バッファ
のサイズを送信データの最大のサイズよりも大きくする
必要がなくなり、また、大容量のサイズのデータ転送時
でもデータ受信ができ、データ受信待機時間を減少させ
ることができ、データ転送効率を従来の方式よりも向上
できる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。図１は、本発明の
一実施の形態を示すブロック図である。本発明に係るデ
ータ転送方式は、入力制御部１と出力制御部２を具備し
て構成される。入力制御部１は、外部から受信するデー
タを格納する入力バッファ１１と、外部の装置とのデー
タ受信制御を行う制御用ＣＰＵ１２とを有して構成され
ている。出力制御部２は、外部装置に出力するデータを
格納し、外部にデータを送信する出力バッファ２１と、
入力バッファ１１に格納されたデータを出力バッファ２
１に転送する制御を行う制御用ＣＰＵ２２と、入力バッ
ファ１１に受信したデータ分の空き容量が出力バッファ
２１にない場合に、入力制御部１の入力バッファ１１か
らのデー夕を一時的に格納することにも使用する制御用
ＣＰＵ２２のメモリ（以下、共有メモリ２３と記す）を
有して構成されている。
いて図面を参照して詳細に説明する。図１は、本発明の
一実施の形態を示すブロック図である。本発明に係るデ
ータ転送方式は、入力制御部１と出力制御部２を具備し
て構成される。入力制御部１は、外部から受信するデー
タを格納する入力バッファ１１と、外部の装置とのデー
タ受信制御を行う制御用ＣＰＵ１２とを有して構成され
ている。出力制御部２は、外部装置に出力するデータを
格納し、外部にデータを送信する出力バッファ２１と、
入力バッファ１１に格納されたデータを出力バッファ２
１に転送する制御を行う制御用ＣＰＵ２２と、入力バッ
ファ１１に受信したデータ分の空き容量が出力バッファ
２１にない場合に、入力制御部１の入力バッファ１１か
らのデー夕を一時的に格納することにも使用する制御用
ＣＰＵ２２のメモリ（以下、共有メモリ２３と記す）を
有して構成されている。
【００１７】次に、本発明の実施例の動作について説明
する。まず、外部から受信したデータを入力制御部１か
ら出力制御部２に転送する場合について、図１、図２、
図３を用いて説明する。ここで、図２は入力制御部１の
制御用ＣＰＵ１２における動作を示したフローチャート
であり、図３は出力制御部２の制御用ＣＰＵ２２におけ
る動作を示したフローチャートである。入力制御部１内
の制御用ＣＰＵ１２は、入力バッファ１１の蓄積量を示
すバッファフラグ１６により、入力バッファ１１に、外
部の装置から１回のデータ転送で送信されるデータ分の
空きがあるか確認する（図２のステップＳ１、ステップ
Ｓ２）。その後、入力バッファ１１に受信したデータ分
以上の空き容量ができ次第、入力バッファ１１にデータ
を転送する（図２のステップＳ３）。一方、出力制御部
２内の制御用ＣＰＵ２２は、入力バッファ１１のバッフ
ァフラグ１６と、出力制御部２の出力バッファ２１のバ
ッファフラグ２８により、入力バッファ１１のデータ蓄
積量と出力バッファ２１の空き容量を比較する（図３の
ステップＳ１）。
する。まず、外部から受信したデータを入力制御部１か
ら出力制御部２に転送する場合について、図１、図２、
図３を用いて説明する。ここで、図２は入力制御部１の
制御用ＣＰＵ１２における動作を示したフローチャート
であり、図３は出力制御部２の制御用ＣＰＵ２２におけ
る動作を示したフローチャートである。入力制御部１内
の制御用ＣＰＵ１２は、入力バッファ１１の蓄積量を示
すバッファフラグ１６により、入力バッファ１１に、外
部の装置から１回のデータ転送で送信されるデータ分の
空きがあるか確認する（図２のステップＳ１、ステップ
Ｓ２）。その後、入力バッファ１１に受信したデータ分
以上の空き容量ができ次第、入力バッファ１１にデータ
を転送する（図２のステップＳ３）。一方、出力制御部
２内の制御用ＣＰＵ２２は、入力バッファ１１のバッフ
ァフラグ１６と、出力制御部２の出力バッファ２１のバ
ッファフラグ２８により、入力バッファ１１のデータ蓄
積量と出力バッファ２１の空き容量を比較する（図３の
ステップＳ１）。
【００１８】上記した比較の結果により、次のデータ転
送方法が異なるので、最初に、入力バッファ１１のデー
タ蓄積量が出力バッファ２１の空き容量より少ない場合
について説明する。この場合は、制御用ＣＰＵ２２は、
入力バッファ１１から出力バッファ２１へデータ転送を
行う（図３のステップＳ２）。入力バッファ１１と出力
バッファ２１間のデータ転送が終了した後、入力バッフ
ァ１１は、次のデータ受信が可能となる。
送方法が異なるので、最初に、入力バッファ１１のデー
タ蓄積量が出力バッファ２１の空き容量より少ない場合
について説明する。この場合は、制御用ＣＰＵ２２は、
入力バッファ１１から出力バッファ２１へデータ転送を
行う（図３のステップＳ２）。入力バッファ１１と出力
バッファ２１間のデータ転送が終了した後、入力バッフ
ァ１１は、次のデータ受信が可能となる。
【００１９】次に、例えば、入力制御部のデータ受信速
度の方が出力制御部のデータ送信速度より速い時、もし
くは、出力バッファ２１よりサイズの大きいデータが入
力バッファ１１に外部データ出力装置から受信された場
合に生じる、入力バッファ１１のデータ蓄槓量が出力バ
ッファ２１の空き容量より多い場合について説明する。
出力制御部２の制御用ＣＰＵ２２は、出力バッファ２１
のバッファフラグ２８から出力バッファ２１の空き容量
を算出し、出力バッファ２１の空き容量分のデータを入
力バッファ１１から出力バッファ２１にデータ転送する
（図３のステップＳ３）。入力バッファ１１と出力バッ
ファ２１間のデータ転送が終了した後、データ転送先を
制御用ＣＰＵ２２のメモリ、すなわち共有メモリ２３に
切り換える（図３のステップＳ４）。そして、入力バッ
ファ１１に残っているデータを共有メモリ２３にデータ
転送する（図３のステップＳ５）。入力バッファ１１と
共有メモリ２３間のデータ転送が終了した後、入力バッ
ファ１１はデータ受信が可能となる。入力バッファ１１
と共有メモリ２３間のデータ転送が終了した後、制御用
ＣＰＵ２２は、共有メモリ２３に転送したデータ分の空
き容量があるかどうか、出力バッファ２１のバッファフ
ラグ２８により確認し（図３のステップＳ６）、出力バ
ッファ２１に、入力バッファ１１から共有メモリ２３に
転送したデータ分の空き容量ができ次第、共有メモリ２
３と出力バッファ２１間のデータ転送に切り換える（図
３のステップＳ７）。その後、入力バッファ１１から共
有メモリ２３に転送されたデータを出力バッファ２１に
転送する。
度の方が出力制御部のデータ送信速度より速い時、もし
くは、出力バッファ２１よりサイズの大きいデータが入
力バッファ１１に外部データ出力装置から受信された場
合に生じる、入力バッファ１１のデータ蓄槓量が出力バ
ッファ２１の空き容量より多い場合について説明する。
出力制御部２の制御用ＣＰＵ２２は、出力バッファ２１
のバッファフラグ２８から出力バッファ２１の空き容量
を算出し、出力バッファ２１の空き容量分のデータを入
力バッファ１１から出力バッファ２１にデータ転送する
（図３のステップＳ３）。入力バッファ１１と出力バッ
ファ２１間のデータ転送が終了した後、データ転送先を
制御用ＣＰＵ２２のメモリ、すなわち共有メモリ２３に
切り換える（図３のステップＳ４）。そして、入力バッ
ファ１１に残っているデータを共有メモリ２３にデータ
転送する（図３のステップＳ５）。入力バッファ１１と
共有メモリ２３間のデータ転送が終了した後、入力バッ
ファ１１はデータ受信が可能となる。入力バッファ１１
と共有メモリ２３間のデータ転送が終了した後、制御用
ＣＰＵ２２は、共有メモリ２３に転送したデータ分の空
き容量があるかどうか、出力バッファ２１のバッファフ
ラグ２８により確認し（図３のステップＳ６）、出力バ
ッファ２１に、入力バッファ１１から共有メモリ２３に
転送したデータ分の空き容量ができ次第、共有メモリ２
３と出力バッファ２１間のデータ転送に切り換える（図
３のステップＳ７）。その後、入力バッファ１１から共
有メモリ２３に転送されたデータを出力バッファ２１に
転送する。
【００２０】
【発明の効果】本発明によれば、入力制御部のデータ受
信速度の方が、出力制御部のデータ送信速度より速い場
合でも、データ出力バッファに入力制御部で受信したデ
ータ分の空き容量ができないため、データ受信待機時間
が大幅に減少し、ＣＰＵ間データ転送の効率を向上する
ことができる。
信速度の方が、出力制御部のデータ送信速度より速い場
合でも、データ出力バッファに入力制御部で受信したデ
ータ分の空き容量ができないため、データ受信待機時間
が大幅に減少し、ＣＰＵ間データ転送の効率を向上する
ことができる。
【００２１】又、本発明によれば、出力制御部の出力バ
ッファの空き容量がデータ入力制御部の入力バッファに
蓄積されたデータ分に達していない場合に、前記入力制
御部から取り込んだデータを前記出力制御部の制御用Ｃ
ＰＵのメモリに、一時的に回避し、入力バッファの空き
を確保するため、出力バッファより大きいサイズのデー
タをＣＰＵ間で、デー夕受信待機時間なしで、転送する
ことが可能となる。これにより、従来の送信データ量分
以上のデータ出力バッファを必要とする欠点が改善さ
れ、経済性の優れた通信制御装置を提供できる。
ッファの空き容量がデータ入力制御部の入力バッファに
蓄積されたデータ分に達していない場合に、前記入力制
御部から取り込んだデータを前記出力制御部の制御用Ｃ
ＰＵのメモリに、一時的に回避し、入力バッファの空き
を確保するため、出力バッファより大きいサイズのデー
タをＣＰＵ間で、デー夕受信待機時間なしで、転送する
ことが可能となる。これにより、従来の送信データ量分
以上のデータ出力バッファを必要とする欠点が改善さ
れ、経済性の優れた通信制御装置を提供できる。
【図１】本発明のデータ転送方式の一実施の形態を示し
たブロック図である。
たブロック図である。
【図２】図１のデータ転送方式における入力制御部の制
御用ＣＰＵの制御方法を説明するためのフローチャート
図である。
御用ＣＰＵの制御方法を説明するためのフローチャート
図である。
【図３】図１のデータ転送方式における出力制御部の制
御用ＣＰＵの制御方法を説明するためのフローチャート
図である。
御用ＣＰＵの制御方法を説明するためのフローチャート
図である。
【図４】従来のデータ転送方式の一実施の形態を示した
ブロック図である。
ブロック図である。
【図５】従来のデータ転送方式における共有メモリの構
造を示した図である。
造を示した図である。
【図６】従来の共有メモリの制御方法を説明するための
図である。
図である。
【図７】従来のデータ転送方式の他の実施の形態を示し
たブロック図である。
たブロック図である。
【図８】図７のデータ転送方式における入力制御部の制
御用ＣＰＵの制御方法を説明するためのフローチャー卜
図である。
御用ＣＰＵの制御方法を説明するためのフローチャー卜
図である。
【図９】図７のデータ転送方式における出力制御部の制
御用ＣＰＵの制御方法を説明するためのフローチャー卜
図である。
御用ＣＰＵの制御方法を説明するためのフローチャー卜
図である。
１ 入力制御部 ２ 出力制御部 １１ 入力バッファ １２ 制御用ＣＰＵ １３ 入力バッファへの制御信号 １４ 外部装置への制御信号 １５ 受信データ １６ バッファフラグ ２１ 出力バッファ ２２ 制御用ＣＰＵ ２３ 共有メモリ ２４ 入力バッファへの制御信号 ２５ 出力バッファへの制御信号 ２６ データバス ２７ 送信データ ２８ バッファフラグ ２９ 共有メモリへの制御信号
Claims (3)
- 【請求項１】 外部データ出力装置からのデータを格納
する入力バッファ及び外部データ出力装置とのデータ受
信制御を行う第１の制御用ＣＰＵを有する入力制御部
と、外部データ出力装置に出力するデータを格納し、外
部にデータを出力する出力バッファ、前記入力バッファ
に格納されたデータを前記出力バッファに転送する制御
を行う第２の制御用ＣＰＵ、及び前記入力バッファから
のデータを一時的に格納することが可能なメモリを有す
る出力制御部により構成され、前記出力バッファの空き
容量が前記入力バッファに蓄積されたデータ分に満たな
い場合に、前記入力制御部に取り込んだデータを前記メ
モリに一時的に回避し、前記入力バッファの空きを確保
し、前記入力制御部の受信を可能にすることを特徴とす
るデータ転送方式。 - 【請求項２】 外部から受信したデータを前記入力制御
部から前記出力制御部に転送する場合、前記第１の制御
用ＣＰＵは、前記入力バッファの蓄積量を示すバッファ
フラグにより、前記入力バッファに、前記外部データ出
力装置から１回のデータ転送で送信されるデータ分の空
きがあるか確認し、前記入力バッファに受信したデータ
分以上の空き容量ができ次第、前記入力バッファに前記
データを転送し、前記第２の制御用ＣＰＵは、前記入力
バッファのバッファフラグと、前記出力バッファのバッ
ファフラグにより、前記入力バッファのデータ蓄積量と
前記出力バッファの空き容量を比較し、前記入力バッフ
ァのデータ蓄積量が前記出力バッファの空き容量より少
ない場合、前記第２の制御用ＣＰＵは、前記入力バッフ
ァから前記出力バッファへデータ転送を行うことを特徴
とする請求項１記載のデータ転送方式。 - 【請求項３】 外部から受信したデータを前記入力制御
部から前記出力制御部に転送する場合、前記第１の制御
用ＣＰＵは、前記入力バッファの蓄積量を示すバッファ
フラグにより、前記入力バッファに、前記外部データ出
力装置から１回のデータ転送で送信されるデータ分の空
きがあるか確認し、前記入力バッファに受信したデータ
分以上の空き容量ができ次第、前記入力バッファに前記
データを転送し、前記第２の制御用ＣＰＵは、前記入力
バッファのバッファフラグと、前記出力バッファのバッ
ファフラグにより、前記入力バッファのデータ蓄積量と
前記出力バッファの空き容量を比較し、前記入力制御部
のデータ受信速度の方が前記出力制御部のデータ送信速
度より速い時、もしくは、前記出力バッファよりサイズ
の大きいデータが前記入力バッファに前記外部データ出
力装置から受信された場合に生じる、前記入力バッファ
のデータ蓄槓量が前記出力バッファの空き容量より多い
場合、前記第２の制御用ＣＰＵは、前記出力バッファの
バッファフラグから前記出力バッファの空き容量を算出
し、前記出力バッファの空き容量分のデータを前記入力
バッファから前記出力バッファにデータ転送し、前記入
力バッファと前記出力バッファ間のデータ転送が終了し
た後、データ転送先を前記メモリに切り換え、前記入力
バッファに残っているデータを前記メモリにデータ転送
し、このデータ転送が終了した後、前記第２の制御用Ｃ
ＰＵは、前記メモリに転送したデータ分の空き容量があ
るかどうか、前記出力バッファのバッファフラグにより
確認し、前記出力バッファに、前記入力バッファから前
記メモリに転送したデータ分の空き容量ができ次第、前
記メモリと前記出力バッファ間のデータ転送に切り換
え、前記入力バッファから前記メモリに転送されたデー
タを前記出力バッファに転送することを特徴とする請求
項１又は２記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062594A JP2980163B2 (ja) | 1996-03-19 | 1996-03-19 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062594A JP2980163B2 (ja) | 1996-03-19 | 1996-03-19 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261277A JPH09261277A (ja) | 1997-10-03 |
| JP2980163B2 true JP2980163B2 (ja) | 1999-11-22 |
Family
ID=13204815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062594A Expired - Fee Related JP2980163B2 (ja) | 1996-03-19 | 1996-03-19 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980163B2 (ja) |
-
1996
- 1996-03-19 JP JP8062594A patent/JP2980163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09261277A (ja) | 1997-10-03 |
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