JP2001142841A

JP2001142841A - Ｄｍａ転送制御方式

Info

Publication number: JP2001142841A
Application number: JP32337999A
Authority: JP
Inventors: Hideo Mochizuki; 英生望月
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-12
Filing date: 1999-11-12
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】転送効率の向上を図ったＤＭＡ転送制御方式
を提供する。【解決手段】読出し制御装置６と書込み制御装置７と
ＦＩＦＯ９とを備えたＤＭＡ装置１で周辺装置１４とメ
インメモリ３間のデータの転送を行うＤＭＡ転送制御方
式であって、前記ＦＩＦＯ９に蓄積されているデータ量
を監視し、このデータ量に基づいて転送モード及び書込
み・読出しのタイミングを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＭＡ転送制御
方式に係り、詳しくは、周辺装置とメインメモリ間に接
続されたＤＭＡ装置で効率よくデータの転送制御を行う
ＤＭＡ転送制御方式に関する。

【０００２】

【従来の技術】従来、異なるバス間でＤＭＡ転送を効率
よく行う技術として、図２１に示すようなＤＭＡ転送制
御方式が知られている。この方式は、リードバス１００
に接続された読出し制御装置１０１と、ライトバス１０
２に接続された書込み制御装置１０３との間にＦＩＦＯ
１０４と主制御装置１０５とを設け、この主制御装置１
０５から読出し制御装置１０１及び書込み制御装置１０
３に各々リードリクエスト（読出し要求）信号Ｑ５０と
ライトリクエスト（書込み要求）信号Ｑ５１とを出力
し、また、読出し制御装置１０１及び書込み制御装置１
０３から主制御装置１０５に各々読出し完了信号Ｑ５２
と書込み完了信号Ｑ５３を出力するようになっている。
また、読出し制御装置１０１からＦＩＦＯ１０４にリー
ドデータＱ５４が送られ、ＦＩＦＯ１０４から書込み制
御装置１０３にライトデータＱ５５が送られるようにな
っている。

【０００３】ＤＭＡ転送スタートで、主制御装置８がリ
ードリクエスト信号Ｑ５０を「１」にすることで読出し
を開始し、読出し要求が完了すると、読出し完了信号Ｑ
５２が「１」となり、それを受けてライトリクエスト信
号Ｑ５３を「１」にする。そして、目的のＤＭＡ転送が
完了すると、主制御装置１０５は動作を停止し、読出し
制御装置１０１及び書込み制御装置１０３も動作を停止
するようになっている（第１従来例：特開平１０−２７
３７４２号公報参照）。

【０００４】また、特開昭６２−２３１３６６号公報
（第２従来例）には、メインメモリから一時的にデータ
を取り込む動作とデータを共有メモリへ移動させる動作
とを並列的に行えるようにして、データの転送能力を向
上させたチャネル制御装置の技術も開示されている。す
なわち、システムバスに接続される主記憶装置をアクセ
スする際のアドレスを計数するアドレス計数回路と、境
界アドレスの有無がセツトされるフリツブフロップと、
前記アドレス計数回路の一部の内容と前記フリップフロ
ップの値とを比較するアドレス比較回路と、前記主記憶
装置から共有記憶回路へ出力すべきデータを一時的に格
納するＦＩＦＯ記憶回路と、前記アドレス比較回路の出
力に基づいて前記主記憶装置から前記ＦＩＦＯ記憶回路
への入出力制御回路と、前記ＦＩＦＯ記憶回路と前記共
有記憶回路への入出力制御とを並行して実行する２つの
ＤＭＡ制御回路とを具備したものである。

【０００５】また、特開平７−１１４５１０号公報（第
３従来例）には、Ｉ／Ｏからのデータの取りこぼしが発
生することを防ぐために、プロセッサの起動によらない
ＤＭＡ起動、起動条件制御を実現する技術が開示されて
いる。すなわち、データ元のＩ／ＯにＦＩＦＯ、ＤＭＡ
Ｃを設ける。このＤＭＡＣは転送データを有するＩ／Ｏ
から転送先Ｉ／ＯへのＤＭＡを開始するためにＩ／Ｏ内
に蓄積される転送用データ量を、ＦＩＦＯのライトポイ
ンタを見ることにより監視する。また、このＤＭＡＣに
は、Ｉ／ＯのＦＩＦＯ内のデータ量が特定値に達したこ
とをＤＭＡシーケンスに移るきっかけとするために、し
きい値を設定するためのレジスタを設ける。さらにこの
しきい値をネットワークの実際のトラフィック量に応じ
て動的なものにするたあにしきい値制御回路を設けたも
のである。

【０００６】

【発明が解決しようとする課題】しかしながら、第１従
来例では、読み出しと書き込みをシーケンシャルに行
う、すなわち、競合が起きなくても読出しと書込みを交
互に行うため、図２１のように読出し側と書込み側でバ
ス１００、１０２や制御装置１０５が分かれていても、
パラレル処理による高速化ができず、転送効率が悪い。
また、読出しサイクルが完全に終了してからでないと書
込みを開始しないので、転送自体が遅い。さらに、読出
し側と書込み側の動作速度やバス幅によっては制御を変
更する必要があり、ＤＭＡ転送制御方式が複雑になる、
等の問題があった。また、第２従来例は、リード転送と
ライト転送を同時に行ってはいるが、ＦＩＦＯ内にデー
タがあるかないかを、バッファ内にデータ有り（ｏｒｄ
ｙ信号）とバッファ内にデータの空き有り（ｉｒｄｙ信
号）の信号で判断するのみで、ＦＩＦＯにいくつのデー
タがあるかを把握できない。これでは、ＦＩＦＯにデー
タが例えば１個しかないときに、データを２個以上共有
メモリに読出さねばならないような転送リクエストを受
け付けた場合、ＦＩＦＯがアンダーフローとなり、ま
た、空き領域が足りない場合はオーバーフローとなり、
いずれもエラーとなるという問題があった。

【０００７】さらにまた、第３従来例は、データ元のＩ
／Ｏから転送先Ｉ／ＯへのＤＭＡ転送量が常に一定であ
る状態しか想定されていない。したがって、ネットワー
クインタフェースを制御する手段がないため、システム
バスをＣＰＵが長時間占有してしまった場合には、バッ
ファ（ＦＩＦＯ）のオーバーフローが発生するという問
題があった。この発明は、上述の事情に鑑みなされたも
ので、ＤＭＡ転送におけるデータ読出し制御とデータ書
込み制御をＦＩＦＯのデータ量に基づいて各々独立に制
御することにより、転送効率の向上を図ったＤＭＡ転送
制御方式を提供することを第１の目的としている。ま
た、バースト転送とシングル転送が混在していても正常
に転送が行えるＤＭＡ転送制御方式を提供することを第
２の目的としている。また、読出しと書込みの転送速度
が異なっていても正常に転送を行えるＤＭＡ転送制御方
式を提供することを第３の目的としている。また、リー
ドバスとライトバスが別々であれば、リードとライトを
パラレルに行えるＤＭＡ転送制御方式をを提供すること
を第４の目的としている。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、読出し制御装置と書込み制
御装置とＦＩＦＯとを備えたＤＭＡ装置で第１の装置と
第２の装置間のデータの転送を行うＤＭＡ転送制御方式
に係り、前記ＦＩＦＯに蓄積されているデータ量を監視
し、このデータ量に基づいて転送モード及び書込み・読
出しのタイミングを決定することを特徴としている。

【０００９】また、請求項２記載の発明は、請求項１記
載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯに読出し
可能な空き領域があるか否かを判断し、読出し可能な空
き領域があるとき前記読出し制御装置を介して読出しを
行い、空き領域がないとき読出し可能な空き領域になる
まで待機することを特徴としている。

【００１０】また、請求項３記載の発明は、請求項１又
は２記載のＤＭＡ転送制御方式に係り、前記読出しはシ
ングルリードであることを特徴としている。

【００１１】また、請求項４記載の発明は、請求項１又
は２記載のＤＭＡ転送制御方式に係り、前記読出しはバ
ーストリードであることを特徴としている。

【００１２】また、請求項５記載の発明は、請求項１又
は２記載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯに
書込み可能なデータ量があるか否かを判断し、書込み可
能なデータ量あるとき前記書込み制御装置を介して書込
みを行い、データ量がないとき書込み可能なデータ量に
なるまで待機することを特徴としている。

【００１３】また、請求項６記載の発明は、請求項１又
は５記載のＤＭＡ転送制御方式に係り、前記書込みはシ
ングルライトであることを特徴としている。

【００１４】また、請求項３記載の発明は、請求項１又
は５記載のＤＭＡ転送制御方式に係り、前記書込みはバ
ーストライトであることを特徴としている。

【００１５】また、請求項８記載の発明は、請求項１乃
至７のいずれか１項記載のＤＭＡ転送制御方式に係り、
前記読出し制御装置及び書込み制御装置を制御する主制
御装置とを有し、該主制御装置に前記ＦＩＦＯのデータ
量の情報を送り、該主制御装置で前記データ量を判定し
て前記読出し制御装置及び書込み制御装置を制御するこ
とを特徴としている。

【００１６】また、請求項９記載の発明は、請求項１記
載のＤＭＡ転送制御方式に係り、前記ＤＭＡ装置は、前
記ＦＩＦＯにそのフリーエリアを出力するフリーエリア
出力回路とフィルエリアを出力するフィルエリア出力回
路が設けられ、前記読出し制御装置にはフリーエリア信
号に基づいてシングルリードあるいはバーストリードを
してよいかどうかを判断するリード判断回路が、かつ、
書込み制御装置にはシングルライトあるいはバーストラ
イトをしてよいかどうかを判断するライト判断回路が各
々設けられ、前記リード判断回路の判断に基づいて前記
読出し制御装置を、前記ライト判断回路の判断に基づい
て前記書込み制御装置を制御することを特徴としてい
る。

【００１７】また、請求項１０記載の発明は、請求項９
記載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯのフリ
ーエリアと読出しするバーストデータの長さとを比較
し、フリーエリアの方が大きいか両者が等しいときバー
ストリードを許可することを特徴としている。

【００１８】また、請求項１１記載の発明は、請求項９
記載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯにフリ
ーエリアがあるか否かを判定し、フリーエリアがあると
きシングルリードを許可することを特徴としている。

【００１９】また、請求項１２記載の発明は、請求項９
記載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯのフィ
ルエリアと書込みするバーストデータの長さとを比較
し、フィルエリアの方が大きいか両者が等しいときバー
ストライトを許可することを特徴としている。

【００２０】また、請求項１３記載の発明は、請求項９
記載のＤＭＡ転送制御方式に係り、前記ＦＩＦＯにフィ
ルエリアがあるか否かを判定し、フィルエリアがあると
きシングルライトを許可することを特徴としている。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図１は、この発明のＤ
ＭＡ転送制御方式を実施するシステム構成図、図２は、
第１実施の形態のＤＭＡ装置の詳細を示すブロック図で
ある。図１に示す装置は、ＤＭＡ装置１と、このＤＭＡ
装置１にメインメモリバス１０及びメインメモリコント
ローラ１１を介して接続されたメインメモリ３と、ＤＭ
Ａ装置１に周辺バス１２及び周辺バスコントローラ１３
を介して接続されたＩ／Ｏ装置４及びＲＯＭ５からなる
周辺装置１４と、ＤＭＡ装置１及びメインメモリ３に接
続されたＣＰＵ２とで大略構成されている。メインメモ
リ３と周辺装置１４間のデータの転送はＤＭＡ装置１を
介してＣＰＵ２とは独立して行われるようになってい
る。

【００２２】図２に示すように、上記ＤＭＡ装置１は、
読出し制御装置６と、書込み制御装置７と、主制御装置
８と、ＦＩＦＯ９とで構成されている。読出し制御装置
６は、上記メインメモリ３に、メインメモリバス１０、
メインメモリバスコントローラ１１及びバス選択器１５
を介して接続されている。書込み制御装置７は上記周辺
装置１４に、周辺バス１２、周辺バスコントローラ１３
及びＯＲ回路１７を介して接続されている。主制御装置
８は、ＦＩＦＯ９に埋まっているデータ領域（フィルエ
リア）、換言すれば、ＦＩＦＯ９のデータ量を監視し、
この情報に基づいて読出し制御装置６及び書込み制御装
置７を制御するものである。すなわち、図３に示すよう
に、次の（１）〜（４）の４つの条件で読出しのアクノ
リッジ信号（以下、リードアクノリッジ信号）及び書込
みのアクノリッジ信号（以下、ライトアクノリッジ信
号）出力するようになっている。

【００２３】（１）シングルリードアクノリッジ信号Ｑ
４は、ＦＩＦＯ９のフィルエリアがＦＩＦＯ９の深さ
（容量）より小さい場合、つまり、ＦＩＦＯ９にシング
ルリードできる空きがある場合に出力する。（２）バーストリードアクノリッジ信号Ｑ５は、ＦＩＦ
Ｏ９のフィルエリアが、ＦＩＦＯ９の深さからバースト
リードの長さを引いた値以下の場合、つまりＦＩＦＯ９
にバーストリードできる空きがある場合に出力する。（３）シングルライトアクノリッジ信号Ｑ９は、ＦＩＦ
Ｏ９のフィルエリアが１以上の場合、つまりＦＩＦＯ９
にシングルライトできるデータがある場合に出力する。（４）バーストライトアクノリッジ信号Ｑ１０は、ＦＩ
ＦＯ９のフィルエリアがバーストライトの長さ以上の場
合、つまりＦＩＦＯ９にバーストライトできるデータが
ある場合に出力する。

【００２４】次に、図４〜図１０によりＤＭＡ転送制御
動作について説明する。図４は、第１実施の形態の読出
し動作を示すフローチャート、図５は、第１実施の形態
の書込み動作を示すフローチャート、図６は、Ｉ／Ｏ装
置からメインメモリへの転送制御（シングルリード及び
シングルライト）を示すタイムシーケンス、図７は、Ｉ
／Ｏ装置からメインメモリへの転送制御（シングルリー
ド及びバーストライト）を示すタイムシーケンス、図８
は、メインメモリからＩ／Ｏ装置への転送制御（バース
トリード及びシングルライト）を示すタイムシーケン
ス、図９は、Ｉ／Ｏ装置からＲＯＭへの転送制御を示す
タイムシーケンス、図１０は、ＲＯＭからメインメモリ
への転送制御を示すタイムシーケンスである。

【００２５】最初に、図６〜図１０における信号の概略
について説明する。各図において、Ｑ１〜Ｑ１３はＤＭ
Ａ装置１、Ｑ１４〜Ｑ１８は周辺バス１２、またＱ１９
〜Ｑ２３はメインメモリバス１０における以下の信号を
各々示している。すなわち、Ｑ１はクロック信号、Ｑ２
はＤＭＡスタート信号、Ｑ３はフィルエリア、Ｑ４はシ
ングルリードアクノリッジ信号、Ｑ５はバーストリード
アクノリッジ信号、Ｑ６はリードリクエスト信号、Ｑ７
はリードデータ信号、Ｑ８はリードデータイネーブル信
号、Ｑ９はシングルライトアクノリッジ信号、Ｑ１０は
バーストライトアクノリッジ信号、Ｑ１１はライトリク
エスト信号、Ｑ１２はライトデータ、Ｑ１３はライトデ
ータイネーブル信号を示す。また、Ｑ１４はリクエスト
信号、Ｑ１５はアドレス信号、Ｑ１６はデータ信号、Ｑ
１７はリード／ライト信号、Ｑ１８はアクノリッジ信
号、Ｑ１９はリクエスト信号、Ｑ２０はアドレス信号、
Ｑ２１はデータ信号、Ｑ２２はリード／ライト信号、Ｑ
２３はアクノリッジ信号を示す。

【００２６】次に、図４及び図６を参照してシングルリ
ードの動作について説明する。ＣＰＵ２からのＤＭＡス
タート信号Ｑ２が「Ｈ」（ハイ）になると、ＤＭＡ装置
１が動作を開始し（ステップＳ１）、リードアドレス及
びリードカウンタをアップデートし（ステップＳ２）、
次にＤＭＡ転送すべきデータが残っているか否かを判断
する（ステップＳ３）。データが残っていない場合（Ｎ
Ｏの場合）ばステップＳ１に戻り、データが蓄積される
まで繰り返す。そして、ＤＭＡ転送すべきデータが残っ
ている場合、すなわち、ステップＳ３がＹＥＳであれば
ステップＳ４において、バーストリードが可能か否か
（一回に読み出した方がよい場合とアドレスの位置等に
より１回に読み出すことができない場合がある）を判断
し、このフローではＮＯ（バーストリードが不可能）で
あるとする（ＹＥＳの場合は後述する）。

【００２７】次に、シングルリードアクノリッジ、すな
わち、ＦＩＦＯ９にシングルリード可能な空き領域があ
るか否かを判断し（ステップＳ７）、シングルリード可
能な空き領域がない場合は空き領域が出るまで待機し、
空き領域がある場合はシングルリードアクノリッジ信号
Ｑ４が読出し制御装置６に出力されてシングルリードを
行い、アドレスも更新する（ステップＳ８）。シングル
リードの後ステップＳ３に戻り、シングルリードの結果
ＤＭＡ転送すべきデータが残っているか否かを判断し、
残っていればステップＳ４以下の動作を行い、残ってい
なければステップＳ１に戻る。

【００２８】次に、図５及び図６を参照してシングルラ
イトの動作について説明する。ＣＰＵ２からのＤＭＡス
タート信号Ｑ２が出るとＤＭＡ装置１が動作を開始し
（ステップＳ１１）、ライトアドレス及びライトカウン
タをアップデートし（ステップＳ１２）、ＤＭＡ転送す
べきデータが残っているか否かを判断する（ステップＳ
１３）。データが残っていない場合（ＮＯの場合）はス
テップＳ１１に戻る。そして、ＤＭＡ転送すべきデータ
が残っている場合、すなわち、ステップＳ１３がＹＥＳ
であればステップＳ１４において、バーストライトが可
能なデータがあるか否かを判断する。ステップＳ１４に
おいて、ＮＯであれば（バーストライトが不可能）、シ
ングルライトアクノリッジ、すなわち、ＦＩＦＯ９にシ
ングルライト可能なデータがあるか否かを判断し（ステ
ップＳ１７）、シングルライト可能なデータがない場合
（データが０）はデータが蓄積されるまで待機し、デー
タが１個でもある場合はシングルライトアクノリッジ信
号Ｑ９が書込み制御装置７に出力されてシングルライト
を行い、アドレスも更新する（ステップＳ１８）。シン
グルライトの後、ステップＳ１３に戻り、シングルライ
トの結果ＤＭＡ転送すべきデータが残っているか否かを
判断し、残っていればステップＳ１４以下の動作、残っ
ていなければステップＳ１１に戻る。

【００２９】上記転送制御動作を、図６のタイムシーケ
ンスによる信号の流れでさらに説明する。先ず、ＤＭＡ
スタート信号Ｑ２が出た時点でＦＩＦＯ９のデータは
０、すなわち、フィルエリア信号Ｑ３は０であり、シン
グルリードアクノリッジ信号Ｑ４でシングルリードリク
エスト信号Ｑ６が出る。リードデータイネーブル信号Ｑ
８でデータを周辺から読出してきたのでＦＩＦＯ９にお
けるデータ量、すなわち、フィルエリア信号Ｑ３におけ
るデータ量は１個増え（＋１）、その結果シングルライ
トアクノリッジ信号Ｑ９が出て、ライトリクエスト信号
Ｑ１１が出ることになる。また、ライトデータイネーブ
ル信号Ｑ１３によりＦＩＦＯ９からメインメモリ３にデ
ータが書込まれるため、ＦＩＦＯ９のデータ量は１個減
り、フィルエリア信号Ｑ３が−１される。

【００３０】図１１に、上記各信号Ｑの流れを示してい
る。すなわち、図１１（ａ）では、フィルエリア信号Ｑ
３から、シングルリードアクノリッジ信号Ｑ４、バース
トライトアクノリッジ信号Ｑ５、シングルライトアクノ
リッジ信号Ｑ９、及びバーストライトアクノリッジ信号
Ｑ１０が出ることを示す。また、シングルリードアクノ
リッジ信号Ｑ４及びバーストライトアクノリッジ信号Ｑ
５からリードリクエスト信号Ｑ６が、シングルライトア
クノリッジ信号Ｑ９及びバーストライトアクノリッジ信
号Ｑ１０からライトリクエスト信号Ｑ１１が出ることを
示している。また、図１１（ｂ）では、リードデータイ
ネーブル信号Ｑ８により、シングルリードを１回行った
結果、フィルエリア信号Ｑ３におけるデータ量が１とな
り、そのデータをライトデータイネーブル信号Ｑ１３に
よるシングルライトを行った結果、り、フィルエリア信
号Ｑ３におけるデータ量がＱとなったことを示してい
る。

【００３１】メインメモリバス１０においては、Ｑ１４
のライトリクエスト信号（Ｑ１１と同じ信号）が出て、
アドレス信号Ｑ１５が出るとデータＱ１６が帰ってき
て、Ｑ１８のアクノリッジ信号（Ｑ１３と同じ信号）で
有効と判断する。周辺バス１２においては、リードリク
エスト信号Ｑ１９（Ｑ６と同じ信号）が出て、アドレス
信号Ｑ２０が出るとデータＱ２１が帰ってきて、Ｑ２３
のアクノリッジ信号（Ｑ８と同じ信号）で有効と判断す
る。図７は、上記のステップＳ４において、バーストリ
ードイネーブルがＮＯであり（図６と同じ）、かつ、ス
テップＳ１４において、バーストライトイネーブルがＹ
ＥＳ、すなわち、バーストライト可能の場合の転送制御
動作を示している。ステップＳ１４でＹＥＳであれば、
ステップＳ１５において、ＦＩＦＯ９にバーストライト
可能なデータがあるか否かを判断し、ＦＩＦＯ９にバー
ストライト可能なデータがない場合（ＮＯの場合）、デ
ータが蓄積されるまで待機し、バーストライト可能なデ
ータがある場合（ＹＥＳの場合）、バーストライトアク
ノリッジ信号Ｑ１０が書込み制御装置７に出力されてバ
ーストライトを行い、バーストライトデータＱ１２（こ
の例ではデータ０〜３の４個のデータ）がメインメモリ
３に書込まれる（ステップＳ１６）。バーストライトの
後、ステップＳ１３に戻り、バーストライトの結果ＤＭ
Ａ転送すべきデータが残っているか否かを判断し、残っ
ていればステップＳ１４以下の動作を行い、残っていな
ければステップＳ１１に戻る。

【００３２】図８は、上記のステップＳ４において、バ
ーストリードイネーブルがＹＥＳ、ステップＳ１４にお
いて、バーストライトイネーブルがＮＯであるとき（図
６と同じ）の転送制御動作を示している（ＦＩＦＯ９の
深さ＝５の例）。バーストリードが可能、すなわち、ス
テップＳ４がＹＥＳであれば、ステップＳ５において、
ＦＩＦＯ９にバーストリード可能な空き領域があるか否
かを判断する。ＦＩＦＯ９にバーストリード可能な空き
領域がない場合（ＮＯの場合）、空き領域が出るまで待
機し、バーストリード可能な空き領域がある場合（ＹＥ
Ｓの場合）、バーストリードアクノリッジ信号Ｑ５が読
出し制御装置６に出力されてバーストリードを行い、ア
ドレスも更新する（ステップＳ６）。ステップＳ６のバ
ーストリードの後、ステップＳ３に戻り、バーストリー
ドの結果ＤＭＡ転送すべきデータが残っているか否かを
判断し、残っていればステップＳ４以下の動作、残って
いなければステップＳ１に戻る。

【００３３】図９は、Ｉ／Ｏ装置４とＲＯＭ５の周辺バ
ス１２における転送制御動作を示している。前記周辺バ
スコントローラ１３がＱ１９〜Ｑ２３のように正常に動
作しておれば（例えば、読出しの途中でライトリクエス
トを受けるような不正常な動作がない）、普通に読出し
（シングルリード、バーストリード）、書込み（シング
ルライト、バーストリード）を繰り返すＤＭＡ装置とし
て動作することを示している。図１０は、上記のステッ
プＳ４においてバーストリードイネーブルがＹＥＳ、ス
テップＳ１４においてバーストライトイネーブルがＹＥ
Ｓのとき、すなわち、バーストリード及びバーストライ
トの両者（共にバースト長＝４の例）を行うときの転送
制御動作を示している。すなわち、信号Ｑ２によりＤＭ
Ａスタート（ステップＳ１）し、バーストリードアクノ
リッジ信号Ｑ５でステップＳ５がＹＥＳとなり、バース
トリードリクエスト信号Ｑ６でバーストリードを行う
（ステップＳ６）。また、バーストライトアクノリッジ
信号Ｑ１０でステップＳ１５がＹＥＳとなり、バースト
ライトリクエスト信号Ｑ１１でバーストライトを行い
（ステップＳ１６）、バーストライトデータＱ１２が書
込まれる。

【００３４】図１２は、前記ＦＩＦＯ９の詳細を示して
おり、ライトイネーブル信号Ｑ１３がライトポインタ２
６に入るとＦＩＦＯ９にデータ２５を書込み、リードイ
ネーブル信号Ｑ８がリードポインタ２７に入るとＦＩＦ
Ｏ９のデータ２５を読出すようになっている。図１３
は、図１２に示すＦＩＦＯ９の書込みの動作を示す。ス
タートでＦＩＦＯ９がリセットされると、ライトポイン
タ２６及びフィルエリアはともに０である（ステップＳ
４１）。そして、ライトイネーブル信号Ｑ１３がライト
ポインタ２６に入ってくると（ステップＳ４２）、デー
タを１個上に上げ（＋１）、データが埋まっている領域
（フィルエリア）も＋１となる（ステップＳ４３）。こ
のフィルエリア信号Ｑ３を前記主制御装置８に送るよう
になっている（図２参照）。ライトポインタ２６がＦＩ
ＦＯ９の深さ以上か否かを判断し（ステップＳ４４）、
ＹＥＳであればライトポインタ２６を０にし、ステップ
Ｓ４２に戻る（ステップＳ４５）。

【００３５】図１４は、図１２に示すＦＩＦＯ９の読出
しの動作を示す。スタートでＦＩＦＯ９がリセットされ
ると、リードポインタ２７は０である（ステップＳ５
１）。そして、リードイネーブル信号Ｑ８がリードポイ
ンタ２７に入ってくると（ステップＳ５２）、データを
１個上に上げ（＋１）、フィルエリアは−１される（ス
テップＳ５３）。このフィルエリア信号Ｑ３を同様に前
記主制御装置８に送るようになっている（図２参照）。
リードポインタ２７がＦＩＦＯ９の量以上か否かを判断
し（ステップＳ５４）、ＹＥＳであればリードポインタ
２７を０とし、ステップＳ５３に戻る（ステップＳ５
５）。図１５は、前記主制御装置８の機能を、読出し制
御装置６、書込み制御装置７及びＦＩＦＯ９に分担させ
て、第１実施の形態の主制御装置８を除去した第２実施
の形態を示している。

【００３６】ＦＩＦＯ９にはフリーエリア信号Ｑ３０を
出力するフリーエリア出力回路２０と、フィルエリア信
号を出力するフィルエリア出力回路２１を設けている。
そして、読出し制御装置６には、フリーエリア信号Ｑ３
０に基づいてシングルリードあるいはバーストリードを
してよいかどうかを判断するリード判断回路２２を設け
ている。また、書込み制御装置７には、フィルエリア信
号Ｑ３１に基づいてシングルライトあるいはバーストラ
イトをしてよいかどうかを判断するライト判断回路２３
を設けている。図１６及び図１７は、上記図１５に示す
ＤＭＡ転送制御装置のフローチャートを示している。図
１６は読出しみ動作を示しており、ステップＳ２１〜ス
テップＳ２８は図４のステップＳ１〜ステップＳ８に対
応している。図４と異なる点は、ステップＳ２５におい
て、前記フリーエリアがバーストの長さより大きい（又
は等しい）か否かを判断し、また、ステップＳ２７にお
いて、フリーエリアがあるか否かを判断する点である。
ステップＳ２５でＹＥＳであればステップＳ２６でバー
ストリードが許可され、ステップＳ２７でＹＥＳであれ
ばステップＳ２６でシングルリードが許可される点は図
４の動作と同じである。ここで、バーストリードが許可
されていれば、シングルリードも当然許可されており、
バーストリードリクエストとシングルリードリクエスト
のいずれかを受けつけることができる。

【００３７】また、図１７は書込み動作を示しており、
ステップＳ３１〜ステップＳ３８は、図４のステップＳ
１１〜ステップＳ１８に対応している。図４の動作と異
なる点は、ステップＳ３５において、前記フィルエリア
がバーストの長さより大きい（又は等しい）か否かを判
断し、また、ステップＳ３７において、フィルエリアが
あるか否かを判断する点である。ステップＳ３５でＹＥ
ＳであればステップＳ３６でバーストライトが許可さ
れ、ステップＳ３７でＹＥＳであればステップＳ３６で
シングルライトを行う点は図４の動作と同じである。こ
の場合も、バーストライトが許可されていれば、シング
ルライトも当然許可されており、バーストライトリクエ
ストとシングルライトリクエストのいずれかを受けつけ
ることができる。

【００３８】図１８は、上記図１５のＦＩＦＯ９の詳細
を示しており、ライトイネーブル信号Ｑ１３がライトポ
インタ３６に入るとＦＩＦＯ９にデータ３５を書込み、
リードイネーブル信号Ｑ８がリードポインタ３７に入る
とＦＩＦＯ９のデータ３５を読出すようになっている。
図１９は読出しの動作、図２０は書込みの動作を示して
いる。図１９において、スタートでＦＩＦＯ９がリセッ
トされると、ライトポインタ３６及びフィルエリアはと
もに０である（ステップＳ６１）。そして、ライトイネ
ーブル信号Ｑ１３がライトポインタ３６に入ってくると
（ステップＳ６２）、データを１個上に上げ（＋１）、
フィルエリアも＋１となると共に、フリーエリアが１個
減る（−１）ことになる（ステップＳ６３）。以下は図
４の動作と同じである。

【００３９】図２０において、スタートでＦＩＦＯ９が
リセットされると、リードポインタ３７は０であると共
に、フリーエリアとＦＩＦＯ９の深さは等しい（ステッ
プＳ７１）。そして、リードイネーブル信号Ｑ８がリー
ドポインタ３７に入ってくると（ステップＳ７２）、デ
ータを１個上に上げ（＋１）、埋まっているデータ量
（フィルエリア）は１個減る（−１）となると共に、フ
リーアリアが１個増える（＋１）ことになる（ステップ
Ｓ７３）。以下は図４の動作と同じである。

【００４０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、種々のバ
ースト長に対応したコントローラを使用することによ
り、状況に応じて最適のバースト長で転送することがで
きる。例えば、図１６のステップＳ２５において、フリ
ーエリアが８、４、又は２以上のとき、バーストリード
長が各々８、４、又は２で転送でき、フリーエリアが１
以上のとき、シングルリードで転送できる。さらに、図
１７のステップＳ３５において、フィルエリアが８、
４、又は２以上のとき、バーストライト長が各々８、
４、又は２で転送でき、フィルエリアが１以上のとき、
シングルライトで転送できる。なお、上記８、４、２、
１等の数値は単なる例示であって、この組合わせは任意
に変更可能である。また、リードとライトとで転送長が
等しく、転送速度が異なる場合であっても、ＦＩＦＯの
フィルエリア又はフリーエリアを監視することによっ
て、転送タイミングを決定しているため、データのオー
バーフローやアンダーフローを生じることなく、常に正
しく転送可能である。

【００４１】

【発明の効果】以上説明したように、この発明のＤＭＡ
転送制御方式によれば、読出し制御装置と書込み制御装
置でＦＩＦＯに蓄積されているデータ量を監視し、この
データ量の応じて転送モード及び読出し・書込みのタイ
ミングを決定するようにしたので、バースト転送とシン
グル転送が混在してもＦＩＦＯのオーバーフローやアン
ダーフローを生じることなく正常に転送を行うことがで
きる。また、読出しと書込みの転送速度が異なっていて
も、正常に転送を行うことができる。また、読出しと書
込みでバスの競合さえ起こさなければ、読出しと書込み
を同時に行うことができ、転送効率の高いＤＭＡ方式と
することができる。さらにまた、ＤＭＡ転送元（周辺装
置）と転送先（メインメモリ）の動作速度やバス幅など
の組み合わせに依存せず、同じ制御でＤＭＡを実現でき
る。さらにまた、最初のリードリクエスト信号の終了を
待たずに書込みを開始できるため、転送速度を速くする
ことができる。

【図面の簡単な説明】

【図１】この発明のＤＭＡ転送制御方式を実施するシス
テム構成図である。

【図２】第１実施の形態のＤＭＡ装置の詳細を示すブロ
ック図である。

【図３】第１実施の形態の主制御装置の論理を示す説明
図である。

【図４】第１実施の形態のリード動作を示すフローチャ
ートである。

【図５】第１実施の形態のライト動作を示すフローチャ
ートである。

【図６】周辺装置からメインメモリへの転送制御を示す
タイムシーケンスである。

【図７】周辺装置からメインメモリへの転送制御を示す
タイムシーケンスである。

【図８】メインメモリから周辺装置への転送制御を示す
タイムシーケンスである。

【図９】Ｉ／Ｏ装置からＲＯＭへの転送制御を示すタイ
ムシーケンスである。

【図１０】ＲＯＭからメインメモリへの転送制御を示す
タイムシーケンスである。

【図１１】図６のタイムシーケンスにおける信号の流れ
を示す説明図である。

【図１２】第１実施の形態のＦＩＦＯの動作を示す説明
図である。

【図１３】図１２のライト動作を示すフローチャートで
ある。

【図１４】図１２のリード動作を示すフローチャートで
ある。

【図１５】この発明のＤＭＡ転送制御方式の第２実施の
形態であって、ＤＭＡ装置の詳細を示すブロック図であ
る。

【図１６】第２実施の形態のリード動作を示すフローチ
ャートである。

【図１７】第２実施の形態のライト動作を示すフローチ
ャートである。

【図１８】第２実施の形態のＦＩＦＯの動作を示す説明
図である。

【図１９】図１８のライト動作を示すフローチャートで
ある。

【図２０】図１８のリード動作を示すフローチャートで
ある。

【図２１】従来のＤＭＡ転送制御方式の一例を示すブロ
ック図である。

【符号の説明】

１ＤＭＡ装置３メインメモリ（第２の装置）６読出し制御装置７書込み制御装置８主制御装置９ＦＩＦＯ１４周辺装置（第１の装置）２０フリーエリア出力回路２１フィルエリア出力回路２２リード判断回路２３ライト判断回路

Claims

【特許請求の範囲】

【請求項１】読出し制御装置と書込み制御装置とＦＩ
ＦＯとを備えたＤＭＡ装置で第１の装置と第２の装置間
のデータの転送を行うＤＭＡ転送制御方式であって、前
記ＦＩＦＯに蓄積されているデータ量を監視し、このデ
ータ量に基づいて転送モード及び書込み・読出しのタイ
ミングを決定することを特徴とするＤＭＡ転送制御方
式。
【請求項２】前記ＦＩＦＯに読出し可能な空き領域が
あるか否かを判断し、読出し可能な空き領域があるとき
前記読出し制御装置を介して読出しを行い、読出し可能
な空き領域がないとき読出し可能な空き領域になるまで
待機することを特徴とする請求項１記載のＤＭＡ転送制
御方式。
【請求項３】前記読出しはシングルリードであること
を特徴とする請求項１又は２記載のＤＭＡ転送制御方
式。
【請求項４】前記読出しはバーストリードであること
を特徴とする請求項１又は２記載のＤＭＡ転送制御方
式。
【請求項５】前記ＦＩＦＯに書込み可能なデータ量が
あるか否かを判断し、書込み可能なデータ量あるとき前
記書込み制御装置を介して書込みを行い、書込み可能な
データ量がないとき書込み可能なデータ量になるまで待
機することを特徴とする請求項１記載のＤＭＡ転送制御
方式。
【請求項６】前記書込みはシングルライトであること
を特徴とする請求項１又は５記載のＤＭＡ転送制御方
式。
【請求項７】前記書込みはバーストライトであること
を特徴とする請求項１又は５記載のＤＭＡ転送制御方
式。
【請求項８】前記ＤＭＡ装置は、前記読出し制御装置
及び書込み制御装置を制御する主制御装置を有し、該主
制御装置に前記ＦＩＦＯのデータ量の情報を送り、該主
制御装置で前記データ量を判定して前記読出し制御装置
及び書込み制御装置を制御することを特徴とする請求項
１乃至７のいずれか１項記載のＤＭＡ転送制御方式。
【請求項９】前記ＤＭＡ装置は、前記ＦＩＦＯにその
フリーエリアを出力するフリーエリア出力回路と、フィ
ルエリアを出力するフィルエリア出力回路が設けられ、
前記読出し制御装置にはフリーエリア信号に基づいてシ
ングルリードあるいはバーストリードをしてよいかどう
かを判断するリード判断回路が、かつ、前記書込み制御
装置にはシングルライトあるいはバーストライトをして
よいかどうかを判断するライト判断回路が各々設けら
れ、前記リード判断回路の判断に基づいて前記読出し制
御装置を、前記ライト判断回路の判断に基づいて前記書
込み制御装置を制御することを特徴とする請求項１記載
のＤＭＡ転送制御方式。
【請求項１０】前記ＦＩＦＯのフリーエリアと読出し
するバーストデータの長さとを比較し、フリーエリアの
方が大きいか両者が等しいときバーストリードを許可す
ることを特徴とする請求項９記載のＤＭＡ転送制御方
式。
【請求項１１】前記ＦＩＦＯにフリーエリアがあるか
否かを判定し、フリーエリアがあるときシングルリード
を許可することを特徴とする請求項９記載のＤＭＡ転送
制御方式。
【請求項１２】前記ＦＩＦＯのフィルエリアと書込み
するバーストデータの長さとを比較し、フィルエリアの
方が大きいか両者が等しいときバーストライトを許可す
ることを特徴とする請求項９記載のＤＭＡ転送制御方
式。
【請求項１３】前記ＦＩＦＯにフィルエリアがあるか
否かを判定し、フィルエリアがあるときシングルライト
を許可することを特徴とする請求項９記載のＤＭＡ転送
制御方式。