JPH01229354A - Ｄｍａコントローラ - Google Patents

Ｄｍａコントローラ

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JPH01229354A
JPH01229354A JP63055899A JP5589988A JPH01229354A JP H01229354 A JPH01229354 A JP H01229354A JP 63055899 A JP63055899 A JP 63055899A JP 5589988 A JP5589988 A JP 5589988A JP H01229354 A JPH01229354 A JP H01229354A
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interrupt
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cpu
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吉竹　昭博
Hideyuki Iino
飯野　秀之
Hidenori Hida
飛田　秀憲
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Fujitsu Microcomputer Systems Ltd
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Fujitsu Ltd
Fujitsu Microcomputer Systems Ltd
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    • G06F13/14—Handling requests for interconnection or transfer
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直接データ転送の制御を行なうＤＭＡコントローラに関
し、 システム障害の要因を腎１期に中央処理装置に通知して
二次障害を防止できることを［１的とし、直接データ転
送を別々に行なう複数のチャネルを持つＤＭＡコントロ
ーラにおいて、該複数のチ１１ネルが同時にデータ転送
を終了したとき、システム障害による異常終了のチャネ
ルをデータ転送の完了した正常終了のチャネルに優先さ
せ、その後予め決められた該複数のチャネルの優先順位
に従って割込みを行なう単一の’ｆ−ｐネルを選択決定
する割込みチャネル決定回路と、該複数のチャネル夫々
毎に該正常終了に対応する正常割込み及び該異常終了に
対応する異常割込み夫々の割込みベクタを格納したベク
タレジスタと、該割込みチャネル決定回路で決定された
チャネル及びその正常終了又は異常終了に応じて該ベク
タレジスタから割込みベクタを読みｍ１読出制御回路と
を有し、該ベクタレジスタから読み出した割込みベクタ
を中央処理装置に供給するよう構成する。
〔産業上の利用分野〕
本発明はＤＭＡ（ダイレクト・メモリ・アクセス）コン
トローラに関し、直接データ転送の＄制御を行なう［）
ＭＡコントローラに関する。
従来より、コンピュータシステムにおいてメモリ、入力
／出力（Ｉｌｏ）インターフェース笠の間でのデータ転
送時間を短縮するために、ＤＭＡコントローラの制御に
よって周辺装置としての中央処理装置（ＣＰＵ）を介さ
ず直接データを転送するＩ）Ｍ△転送が行なわれている
。
このようなりＭＡコントローラには複数のチャネルを有
し、各チャネルで別々のデータ転送を行なうものがある
。この場合、一般に各チャネルはデータ転送が終了する
と割込みによりデータ転送終了をＣＰＵに通知する。こ
れによりＣＰＵは割込みアクノリッジサイクルを実行し
、ＤＭＡコントローラから返される割込みベクタに従っ
て、データ転送終了に対重る処理ルーチンを実（１する
。
従って、複数のチャネルに割込み要求がある場合にはい
ずれか１つを選び、その割込み要求の割込みベクタをＣ
ＰＩＪに供給する必要がある。
〔従来の技術〕
従来のＤＭＡコントローラは、複数のチャネルに優先順
位（プライオリティ）を予め割付けている。複数のチャ
ネルに割込み要求がある場合、プライオリティの最も高
いチせネルを選び、このチャネルの割込みベクタをＣＰ
Ｕに供給している。
〔発明が解決しようとする課題〕
ここで、プライオリティの低いチャネルがバスエラー等
の例外要因によりデータ転送を終了し、これと略同時に
プライオリティの高いチャネルがデータ転送を正常終了
した場合、従来のＤＭＡコントローラはプライオリティ
に従って正常終了したプライオリティの高いチャネルの
割込みベクタをＣＰＵに供給している。
このため、バスエラー等のシステム障害に係る要因をＣ
ＰＵに通知することが遅れてしまい二次障害を起こすお
それがあるという問題があった。
本発明は上記の点に鑑みなされたしので、システム障害
の要因を早期にＣＰｕに通知して二次障害を防止できる
ＤＭＡコントローラを提供することを目的とする。
〔課題を解決するための手段〕
本発明のＤＭＡコントローラは、 直接データ転送を別々に行なう複数のチャネルを持つＤ
ＭＡコントローラにおいて、 複数のチャネルが同時にデータ転送を終了したとき、シ
ステム障害による異常終了のチャネルをデータ転送の完
了した正常終了のチャネルに優先させ、その後予め決め
られた複数のチャネルの層先順位に従って割込みを行な
う単一のチャネルを選択決定する割込みチャネル決定回
路（１１１）と、複数のチャネル夫々毎に正常終了に対
応する正常割込み及び異常終了に対応する異常割込み夫
々の割込みベクタを格納したベクタレジスタ（１１５）
と、 割込みチャネル決定回路（１１１）で決定されたチャネ
ル及びその正常終了又は異常終了に応じてベクタレジス
タ（１１５）から割込みベクタを読み出す読出υ１１１
！回路（１１２）とを有する。
〔作用〕
本発明においては、割込みチャンネル決定回路（１１１
）で異常終了のチャネルを正常終了のチ１νネルに優先
させ、その後複数のチャネルの優先順位に従って割込み
チャネルを決定し、Ｃの決定により読出制旧回路（１１
２）でベクタレジスタ（１１５）から割込みベクタを読
み出してＣＰＵに供給する。
このため、異常割込みベクタが優先してＣＰＵに供給さ
れ、シスデム障害の要因が優先的かつ早期にＣＰＵに通
知される。
〔実施例〕
第２図は本発明のＤＭＡコントローラを適用した２バス
システムの一実施例のシステム構成図を示す。
同図中、バス３０はアドレスバス３０ａ１データバス３
０ｂ、コントロールバス３０Ｇより構成されており、バ
ス３０にはＣＰＵ３１、Ｉ１０インターフェース３２、
メモリ３３夫々が接続されている。同様にバス４０はア
ドレスバス４０ａ。
データバス４０ｂ、コントロールバス４０Ｃより構成さ
れており、バス４０にはＣＰＵ４１、Ｉ１０インターフ
ェース４２、メモリ４３夫々が接続されている。
ＤＭＡコントローラ５０は直接コントローラバス３Ｑｃ
、４０Ｃと接続され、また双方向バッファ５１ａ、５１
ｋ）夫々を介してアドレスバス３０ａ。
４０ａ夫々と接続され、同様に双方向バッファ５２ａ、
５２ｂ大々を介してデータバス３０ｂ。
４０ｂ夫々と接続されている。
バッファ５２ａ、５２ｂは、−子ＥＮｋ：ＤＭＡコント
ローラ５０よりバッファのオン／オフを切換えるコント
ロール信号ＤＢＥＮ１．ＤＢＥＮ２夫々を供給され、端
子Ｔ／Ｒに信号の方向を切換えるコントロール信号ＤＩ
Ｎ１．ＤＩＮ２を供給されている。これによってデータ
バス３０ｂとＤＭＡコントローラ５０のデータ入出力端
子との間、又はデータバス４０ｂとＤＭＡコントローラ
５０の入出力端子との間、又はデータバス３０ｂ。
４０ｂ間を接続することができる。
バッファ５１ａ、５１ｂ夫々も上記のバッファ５２ａ、
５２ｂとまったく同一の構成で、端子ＥＮにＤＭＡコン
トローラ５０よりオン／オフを切換えるコントロール信
号ＡＢＥＮＩ、ＡＢＥＮ２を供給され、端子Ｔ／Ｒに信
号の方向を切換えるコントロール信号ＡｌＮ１．ＡｌＮ
２を供給されている。
第１図はＤＭＡコントローラ５０の一実施例のブロック
図を示す。
同図中、転送要求制御部７０はＩ１０インターフェース
３２，４２、夫々からコントロールバス３０ｃ、４０Ｇ
を経て端子７１に入来する４チャネル分の転送要求信号
ＲＥＱＯ−ＲＥＱ３が供給される。転送要求制御部７０
は同時に複数の転送要求があってし予め決定されプライ
オリティレジスタ７０ａに設定された優先順位（プライ
オリティ）に従って単一の転送要求信号を選択して中央
処理部７２及び動作決定部７３に報告する。動作決定部
７３はこの報告に対して応答を行なう。なお、プライオ
リティレジスタ　７０ａの内容は後述する割込υ制御部
９２にも供給される。
スレーブ制御部７４はＣＰＵ３１．４１夫々よりコント
ロールバス３０Ｇ、４０Ｇを経て端子７５．７６に入来
するチップセレクト信号Ｃ８１゜Ｃ８２及び割込み要求
応答信号ｌＡｃＫ１゜１ＡｃＫ２夫々を供給される。チ
ップセレクト信号はＣＰＵ３１．４１夫々がＤＭＡコン
トローラ５０内のレジスタをアクセスするための信号で
あり、割込み要求応答信号はＤＭＡコントローラ５０が
ＣＰＵ３１．４１夫々に対する割込み要求を行なったと
きＣＰＵ３１．４１夫々が応答する信号である。スレー
ブ制御部７４は同時にこれらの信号があっても予め決定
されたプライオリティに従って単一の信号を選択して動
作決定部７３に報告し、また割込み要求応答信号が供給
されるとベクタ要求信号を発生して割込み制御部９２に
供給する。
動作決定部７３はこの報告に対してと応答を行なうとと
もに、スレーブ制御部７４からの報告を中央処理部７２
に伝える。
中央処理部７２はＤ　Ｍ　Ａ　ｍｌｌヒトーラ５０仝体
の動作状態及び４つのチャネル夫々が行なうデータ転送
動作管理しており、この動作状態及び動作要求は動作決
定部７３に報告される。中央処理部７２に内蔵されたレ
ジスタ７７には転送のソースアドレス、ディスティネイ
ションアドレス、転送データのバイト数等が格納される
。
動作決定部７３は中央処理部７２よりバス権の要求があ
るとバス権制御部８ｏに指示を出す。これによってバス
制御部８０は端子８１よりＣＰＵ３１．４１夫々にバス
エラー信号１」ＲＥＱｌ　。
ＨＲＥＱ２を供給する。これに対してＣＰＵ３１゜４１
夫々が出力するバス権要求応答信号ＨＡ　ＣＫ１、ＨＡ
ＣＫ２夫々が端子８２より入来し、バス権制御部８０は
信号ＨＡＣＫ１．ＨＡＣＫ２夫々の入来を動作決定部７
３に報告し、この報告は中央処理部７２まで伝えられる
。
また、動作決定部７３はコントローラバス３０ｃ。
４０ｃより端子７８を介してバスエラー信号ＢＥＲＲ１
，ＢＥＲＲ２を供給されると、データ転送を実行してい
るチャネルのクローズ要求を中央処理部７２に対して行
なう。
中央処理部７２は各チャネル夫々の転送データの残りバ
イト数であるバイトカウントが零となった正常終了時、
又はバスエラー信号ＢＥＲＲＩ。
２の入来によるクローズ要求を供給された異常終了時に
、対応するチャネルのデータ転送を終了しで割込み要求
信号を生成し割込制御部９２に供給し、これと同時にデ
ータ転送の終了状態を示す割込みステータスを内部デー
タバスに送出する。端子制御部８３は端子８４にコント
ロールバス３０Ｃ，４０ｃ夫々より入来するデータの古
き込み／読み出しの完了を示づデータコンプリート信号
　　　　　ＤＣ１，２を供給され、これを動作決定部７
３に報告すると共に、動作決定部７３よりの指示で端子
８４からデータコンプリート信号ＤＣを出力する。また
、同様にして端子８５より供給されるリード／ライト信
号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を動作決定部７３に報告する
と共に、動作決定部７３の指示により信号アドレススト
［］−ブ信号ＡＳＩ。
ＡＳ２、データストローブ信号ＤＳ１．ＤＳ２及びリー
ド／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を端子８５より
出力する。更に、動作決定部７３の指示により端子８６
からバッファ５１ａ〜５２ｂ夫々にコントロール信号Ａ
ｌＮ１．ＡｌＮ２．ＡＳＥＮｌ、ＡＢＥＮ２、ＤＩＮｌ
、ＤＩＮ２．ＤＢＥＮｌ、ＤＢＥＮ２を供給し、がっ端
子９４がらデータ転送アクノリッジ信＠　Ａ　ＣＫ　Ｏ
〜３を出力する。
入出力ｉ制御部８７は動作決定部７３の指示によってバ
ッフｚ５１ａ、５１ｂから端子８８に入来するアドレス
を内部アドレスバスを介して中央処理部７２のレジスタ
７７及びコミ１ニケーシヨンレジスタ９１に供給すると
共に、中央処理部７２からのアドレスを端子８８からバ
ッファ５１ａ。
５１ｂ夫々に供給する。また、バッファ５２ａ。
５２ｂから端子８９に入来するデータを内部データバス
を介してレジスタ７７及びコミュニケーションレジスタ
９１に供給し、レジスタ７７又はコミュニケーションレ
ジスタ９１がらのデータを端子８９からバッフ５２ａ、
５２ｂに供給する。また、入出力ＩＩＪａ部８７に内蔵
されたデータホールディングレジスタ９０にはデュアル
転送時の転送データが格納される。
コミュニケーションレジスタ９１はＣＰＵ３１゜４１間
の通信メツセージを格納する。
割込み制御部９２は第３図に示す構成である。
第３図において、終了ステータスレジスタ１００は４つ
のチャネル（ＣＨＯ−ＣＨ３）に対応して分けられてお
り、端子１０１を介して中央処理部７２からチャネル毎
の割込み要求信号が供給されたとき、割込み要求信号が
指定するブ↑ｒネルの領域に内部データバス１０２を介
して中央処理部７２から供給される終了ステータスを格
納する。
また、終了ステータスレジスタ１００はＣＰＵ３１又は
４１からデコーダ１０３に内部アドレスバス１０４を介
して所定のアドレスが供給されると、このデコーダ１０
３の出力信号によりチャネル単位でクリアされる。
割込みマスクレジスタ１０５はチャネル（ＣＨＯ〜ＣＨ
３）に対応して分けられており、アドレスをデコードす
るデコーダ１０６の出力信号に指示されたとき、ＣＰＩ
Ｊ３１又は４１より供給されるチャネル毎の割込みマス
クの値を格納する。
上記終了ステータスレジスタ１００及び割込みマスクレ
ジスタ１０５夫々の出力する終了ステータス及び割込み
マスクはチレネル毎に割込みマスク及びυ１込み判定回
路１１０に供給され、ここでヂトネル毎に終了ステータ
スと割込みマスクとの比較により〃１込み可否を判定し
、割込みが可であるときは終了ステータスからバスエラ
ー等による異常終了がデータ転送の終了による正常終了
かを判定し、この判定結果をチャネル毎に割込みチャネ
ル決定回路１１１に供給する。
割込みチャネル決定回路１１１には端子１０９を介して
プライオリティレジスタ７０ａより各チャネルのプライ
オリティが供給されており、まず異常終了のチャネルが
あればそのうちの最もプライオリティの高いチャネルを
選択し、異常終了がなく正常終了のチャネルがあれば正
常終了のチャネルのなかで最もプライオリティの高いチ
ャネルを選択する。各チャネルのプライオリティが例え
ばチャネルＣ１（０が一番高く、チャネルｃ　ｔ−＋　
ｉ　、チャネルＣＨ２，チャネルＣＨ３の順に小さい場
合、チャネルＣＩ−１０が異常割込みが最優先され、以
下チャネルＣＨ１の異常割込み、チャネルＣＨ２の異常
割込み、チャネルＣ１１３の異常割込み、チャネルＣＨ
Ｏの正常割込み、チャネルＣＨＩの正常〃１込み、チャ
ネルＣ１」２の正常割込み、チャネルＣ）］３の正常割
込みの順に優先される。
そして選択したヂｊｐネルの番号及びそのチャネルが正
常終了か異常終了かを指示する信号を読出ａ、１ｌｔｌ
Ｏ回路１１２に供給すると共に、端子１１３（第３図で
は端子９３）から割込みを発生するチャンネルが制御を
受けているＣＰＬＪ３１．４１のいずれか一方に割込み
要求信号ＩＲＱ１．ＩＲＱ２を出力する。
読出制御回路１１２は端子１１４を介してスレーブ制御
部７４からベクタ要求信号が供給されたとき割込みチャ
ネル決定回路１１１からの信号をデコードしてベクタレ
ジスタ１１５のアドレスを生成してベクタレジスタ１１
５及びデータセレクタ１１Ｇに供給する。
ベクタレジスタ１１５は４つのチャネル（ＣＨＯ〜ＣＨ
３）夫々毎に正常割込み及び異常割込みの刷込みベクタ
を格納するもので、これらの割込みベクタはＣＰ（Ｊ３
１．４１からの所定のアドレスをデコーダ１１７がデコ
ードしたときＣＰＵ３１゜４１から内部データバス１０
２を介して供給され格納される。内部データバス１０２
を例えば１６ビツトとすると各割込みベクタは８ピツト
であり、ベクタレジスタ１１５より内部データバスの例
えば下位８ビツトに割込みベクタを送出するためにデー
タセレクタ１１６が設けられている。
ベクタレジスタ１１５は続出制御回路１１２の出力する
アドレスから正常割込み又は異常割込みの割込みベクタ
を読み出して内部データバス１０２に送出する。この割
込みベクタは人出力制御部８７を通ってＣＰＪＪ３１又
は４１に供給される。
ここで、端子１１３から割込み要求信号［ＲＱｌが出力
された場合、ＣＰｔＪ３１は割込み要求応答信号ＩＡＣ
ＫＩを第４図＜Ｉ）に示す如くアナートＬ（［−レベル
）、割込みアクノリッジサイクルを実行する。
ＤＭＡＩントローラ５０には第４図（Ａ）に示すクロッ
クＣＬＫが供給されている−　ｉ１込みアクノリッジサ
イクルで、ＣＰＬＪ３１から同図（Ｉ）に示ｔ　Ｌレベ
ルの割込み要求応答信号のＩＡＣＫｌを供給されるとサ
イクルＴｓ＋ｒ同図（Ｂ）。
（Ｃ）に示すコントロール信号ＡＢＥＮ１゜ＡＩＮＩを
Ｌレベルとする。
また同図（Ｆ）に示す１」レベルのリード／ライト信号
Ｒ／Ｗｌによって勺イクルＴＳ４で同図（Ｄ　’）に示
すコントロール信号［）ＢＥＮｌをＬレベルとする（信
号ＤＩＮ１は同図（Ｅ）（７）（２［Ｈレベル）。これ
によってベクタレジスタ１１５から読み出された同図（
Ｇ）に丞す割込みベクタが出力され、ＣＰＵ３１に送出
される。更に同図（Ｈ）に示すデータコンプリート信号
ＤＣ１が出力される。
このように巽常割込みベクタを正常割込みベクタに優先
してＣＰＵ３１，４１に供給することにより、ＣＰＵ３
１．４１ではシステム障害の要因を優先的かつ早期に知
ることができ、システム障古に対処できる。これによっ
て二次障害を防止できる。
（発明の効果〕 上述の如く、本発明のＤＭＡコントローラによれば、シ
ステムＩＩＩ害の要因を早期にＣＰｔＪに通知でき、こ
れによって二次障害を防止でき、実用上きわめて有用で
ある。
【図面の簡単な説明】
第１図は本発明のＤＭＡコントローラの一実施例のブロ
ック図、 第２図は本発明のＤＭＡコントローラを用いたシステム
の構成図、 第３図は割込１１１１１部のブロック図、第４図は割込
みアクノリッジシイクルの波形図である。 図において、 ３０．４０はバス、 ３１．４１はｃｐｕ。 ３２．４２はＩ１０インターフェース、３３．４３はメ
モリ、 ５０はＤＭＡコントローラ、 ５１ａ、５１ｂ、５２ａ、５２ｂはバッファ、７０は転
送要求制御部、 ７２は中央処理部、 ７３は動作決定部、 ７４はスレーブ１ｉｌｌｔｌ１部、 ７７はレジスタ、 ８０はバス権ｉ、ＩＩ　１１１部、 ８３は端子制御部、 ８７は入出力！、ＩＩ御部、 ９１はコミュニケーションレジスタ、 ９２は割込み制ｉｔ部、 １１１は割込みヂャネル決定回路、 １１２　ハｉｓ出ａｉ’１ｔ１１回路、１１５はベクタ
レジスタ を示す。 特許出願人　富　士　通　株式会社 同　　　富士通マイコンシステムズ株式会社代　理　人
　弁理士　伊　東　忠　彦 杢変チ目のコ軒ローラリブロー／２図 第　１　図 本宅椙ノコ嚇ローラｔｍｔ函ステムのｑｍｍ第２図 口α

Claims (1)

  1. 【特許請求の範囲】 直接データ転送を別々に行なう複数のチャネルを持つＤ
    ＭＡコントローラにおいて、 該複数のチャネルが同時にデータ転送を終了したとき、
    システム障害による異常終了のチャネルをデータ転送の
    完了した正常終了のチャネルに優先させ、その後予め決
    められた該複数のチャネルの優先順位に従って割込みを
    行なう単一のチャネルを選択決定する割込みチャネル決
    定回路（１１１）と、 該複数のチャネル夫々毎に該正常終了に対応する正常割
    込み及び該異常終了に対応する異常割込み夫々の割込み
    ベクタを格納したベクタレジスタ（１１５）と、 該割込みチャネル決定回路（１１１）で決定されたチャ
    ネル及びその正常終了又は異常終了に応じて該ベクタレ
    ジスタ（１１５）から割込みベクタを読み出す読出制御
    回路（１１２）とを有し、該ベクタレジスタ（１１５）
    から読み出した割込みベクタを中央処理装置に供給する
    ことを特徴とするＤＭＡコントローラ。
JP63055899A 1988-03-09 1988-03-09 Ｄｍａコントロ―ラ Expired - Lifetime JP2504512B2 (ja)

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Application Number Priority Date Filing Date Title
JP63055899A JP2504512B2 (ja) 1988-03-09 1988-03-09 Ｄｍａコントロ―ラ
EP89302139A EP0332351B1 (en) 1988-03-09 1989-03-03 Direct memory access controller
US07/320,446 US5056011A (en) 1988-03-09 1989-03-08 Direct memory access controller with expedited error control
KR1019890002887A KR920001814B1 (ko) 1988-03-09 1989-03-09 다이렉트 메모리 액세스 제어장치

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