JPS59195736A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS59195736A JPS59195736A JP58071175A JP7117583A JPS59195736A JP S59195736 A JPS59195736 A JP S59195736A JP 58071175 A JP58071175 A JP 58071175A JP 7117583 A JP7117583 A JP 7117583A JP S59195736 A JPS59195736 A JP S59195736A
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- JP
- Japan
- Prior art keywords
- bus
- line
- control unit
- error
- line control
- Prior art date
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、回線対応に設けられた回線制御部と主記憶部
との間のデータ転送をダイレクトメモリアクセス(DM
A)により行う通信制御装置に係り、詳しくは、回線制
御部によるデータのDMA転送中にバスエラーが発生し
た場合の制御に関するものである。
との間のデータ転送をダイレクトメモリアクセス(DM
A)により行う通信制御装置に係り、詳しくは、回線制
御部によるデータのDMA転送中にバスエラーが発生し
た場合の制御に関するものである。
第1図は従来の通信制御装置の構成例であり、1は通信
制御装置全体の主な制御を司どる中央制御部、2はプロ
グラム及び送受信データが格納される主記憶部、3−i
(i二1.・・・・・・n)はDMA機能を内蔵した回
線制御部、4はアドレスバスとデータバスから成る装置
バス、5は装置バス競合回路、6−0と6−i(i=1
.・・・n)は装置バス要求信号、7−0と7−i(i
=1.・・・n)は装置バス使用権割当て信号を示す。
制御装置全体の主な制御を司どる中央制御部、2はプロ
グラム及び送受信データが格納される主記憶部、3−i
(i二1.・・・・・・n)はDMA機能を内蔵した回
線制御部、4はアドレスバスとデータバスから成る装置
バス、5は装置バス競合回路、6−0と6−i(i=1
.・・・n)は装置バス要求信号、7−0と7−i(i
=1.・・・n)は装置バス使用権割当て信号を示す。
本例では、回線制御部3−iはCCITT勧告X25レ
ベル2伝送制御手順処理に従い、回線からの受信データ
および回線への送信データはHDLC手順で採用されて
いるフレーム形式で送、受信するものとする。
ベル2伝送制御手順処理に従い、回線からの受信データ
および回線への送信データはHDLC手順で採用されて
いるフレーム形式で送、受信するものとする。
第1図において、回線からデータを受信する場合、回線
制御部3−1は直列受信データをバイト単位に組立て、
回線から1バイト受信する都度、装置バス要求信号6−
iを出力し、装置バス競合回路5に対して装置バス要求
を行う。装置バス競合回路5は、回線制御部3−iから
装置バス要求があると、中央制御部1に装置バス要求信
号6−〇により装置バス要求を行い、中央制御部1から
装置バス使用権割当て信号7−0により装置バス使用権
を得ると、更に装置バスの使用を要求していた回線制御
部3−iに装置バス使用権割当て信号7−iを返す。装
置バス競合回路5から装置バス使用権を得た該回線制御
部3−4は、回線から受信した1バイトのデータを主記
憶部2へDMA転送する。このよう゛にしくて、回線制
御部3−iは、回線から1バイト受信する毎に主記憶部
2へ受信データをDMA転送し、回線から1フレームの
受信を終了すると、回線に対しフレーム正常受信を通知
するフレームを送信するとともに中央制御部1に対して
も割込み等により、フレーム正常受信を通知する。一方
、回線へデータを送信する場合、回線制御部3−iは送
信フレーム先頭に付ける開始フラグ、アドレス部、コン
トロール部を順次送信した後、内部で発生する送信デー
タ要求を契機として、受信の場合と同様の方法により装
置バス使用権を獲得し、主記憶部2から送信データを1
バイト単位でDMA転送により受取る。続いて、回線制
御部3−iは主記憶部2から受けとった送信データを直
列データに変換して回線へ送出する。
制御部3−1は直列受信データをバイト単位に組立て、
回線から1バイト受信する都度、装置バス要求信号6−
iを出力し、装置バス競合回路5に対して装置バス要求
を行う。装置バス競合回路5は、回線制御部3−iから
装置バス要求があると、中央制御部1に装置バス要求信
号6−〇により装置バス要求を行い、中央制御部1から
装置バス使用権割当て信号7−0により装置バス使用権
を得ると、更に装置バスの使用を要求していた回線制御
部3−iに装置バス使用権割当て信号7−iを返す。装
置バス競合回路5から装置バス使用権を得た該回線制御
部3−4は、回線から受信した1バイトのデータを主記
憶部2へDMA転送する。このよう゛にしくて、回線制
御部3−iは、回線から1バイト受信する毎に主記憶部
2へ受信データをDMA転送し、回線から1フレームの
受信を終了すると、回線に対しフレーム正常受信を通知
するフレームを送信するとともに中央制御部1に対して
も割込み等により、フレーム正常受信を通知する。一方
、回線へデータを送信する場合、回線制御部3−iは送
信フレーム先頭に付ける開始フラグ、アドレス部、コン
トロール部を順次送信した後、内部で発生する送信デー
タ要求を契機として、受信の場合と同様の方法により装
置バス使用権を獲得し、主記憶部2から送信データを1
バイト単位でDMA転送により受取る。続いて、回線制
御部3−iは主記憶部2から受けとった送信データを直
列データに変換して回線へ送出する。
このようにして回線制御部3−iは送信データを次々と
回線に送出し、送信データの最終バイトを送出スルト、
フレームチェックシーケンス部(Fe2)、終結フラグ
を順次送信し、フレーム送信を完了する。
回線に送出し、送信データの最終バイトを送出スルト、
フレームチェックシーケンス部(Fe2)、終結フラグ
を順次送信し、フレーム送信を完了する。
従来の通信制御装置は、以上のような構成となっている
ため、回線制御部と主記憶部との間でDMA転送をして
いる時、メモリ読出しエラーやバスパリティエラー等の
バスエラーが発生すると、誤まったデータが回線に送出
されたり、回線から受信したデータが誤まったまま中央
制御部により処理されるという欠点があった。このため
、DMA転送中の上記バスエラーを検出し、バスエラ一
対策を施す必要がある。
ため、回線制御部と主記憶部との間でDMA転送をして
いる時、メモリ読出しエラーやバスパリティエラー等の
バスエラーが発生すると、誤まったデータが回線に送出
されたり、回線から受信したデータが誤まったまま中央
制御部により処理されるという欠点があった。このため
、DMA転送中の上記バスエラーを検出し、バスエラ一
対策を施す必要がある。
従来、この種のバスエラ一対策には、バスエラーの検出
手段と検出されたバスエラーを中央制御部に通知する手
段とを設け、バスエラー発生時、バスエラー通知を受け
た中央制御部が装置バスを介して、コマンド制御により
回線制御部を制御(例えば動作を停止させる等の制御)
する方式がある。
手段と検出されたバスエラーを中央制御部に通知する手
段とを設け、バスエラー発生時、バスエラー通知を受け
た中央制御部が装置バスを介して、コマンド制御により
回線制御部を制御(例えば動作を停止させる等の制御)
する方式がある。
しかし、この方式では、回線へデータを送信する場合、
送信フレームの最終データ1バイトを主記憶部から回線
制御部へDMA転送している時にバスエラーが発生する
と、バスエラー通知を受けた中央制御部が該当回線制御
部をコマンド制御するまでの間に、該回線制御部におい
て誤データを含んだフレーム送信が完了する可能性があ
るため、誤データ送信を防止できないという欠点があっ
た。
送信フレームの最終データ1バイトを主記憶部から回線
制御部へDMA転送している時にバスエラーが発生する
と、バスエラー通知を受けた中央制御部が該当回線制御
部をコマンド制御するまでの間に、該回線制御部におい
て誤データを含んだフレーム送信が完了する可能性があ
るため、誤データ送信を防止できないという欠点があっ
た。
また、回線からデータを受信する場合、受信フレームの
最終データ1バイトを回線制御部から主記憶部へDMA
転送している時にバスエラーが発生すると、バスエラー
通知を受けた中央制御部が咳回線制御部をコマンド制御
するまでの間に、該回線制御部においてフレーム正常受
信を通知するフレームを四線に送出している可能性があ
るため、回線への誤通知を防止できないという欠点があ
った。
最終データ1バイトを回線制御部から主記憶部へDMA
転送している時にバスエラーが発生すると、バスエラー
通知を受けた中央制御部が咳回線制御部をコマンド制御
するまでの間に、該回線制御部においてフレーム正常受
信を通知するフレームを四線に送出している可能性があ
るため、回線への誤通知を防止できないという欠点があ
った。
本発明の目的は、上記IJ M A転送中にバスエラー
が発生した場合、回線制御部ににいて誤データを含んだ
フレーム送信が行われたり、あるいはフレーム正常受信
を通知するフレーム送信が行われたりするのを防止する
ことにある。
が発生した場合、回線制御部ににいて誤データを含んだ
フレーム送信が行われたり、あるいはフレーム正常受信
を通知するフレーム送信が行われたりするのを防止する
ことにある。
本発明は、上記の目的を達成するため、回線制御部と主
記憶部との間にバスエラー検出手段を設け、バスエラー
検出時にバスエラーを中央制御部に通知すると同時KD
MA転送中の回線制御部をリセットするようにしたもの
である。
記憶部との間にバスエラー検出手段を設け、バスエラー
検出時にバスエラーを中央制御部に通知すると同時KD
MA転送中の回線制御部をリセットするようにしたもの
である。
第2図は本発明の一実施例であって、第1・図と同一符
号は第1図と同一部分を示す。8−1と8−2はそれぞ
れ装置バス4の主記憶部側と回線制御部側に設けたバス
エラー検出回路、9はバスエラー検出回路8−1および
8−2により検出されたバスエラー信号、10はバスエ
ラーを中央制御部1に通知するバスエラー通知信号、1
l−i(i=1、・・・、n)は回線制御部3−iの動
作を停止させ、回線との通信を切断するための回線制御
部リセット信号、】2−1と12−2はオアゲート、1
3−i(i=1、・・・、n)はアンドゲートを示す。
号は第1図と同一部分を示す。8−1と8−2はそれぞ
れ装置バス4の主記憶部側と回線制御部側に設けたバス
エラー検出回路、9はバスエラー検出回路8−1および
8−2により検出されたバスエラー信号、10はバスエ
ラーを中央制御部1に通知するバスエラー通知信号、1
l−i(i=1、・・・、n)は回線制御部3−iの動
作を停止させ、回線との通信を切断するための回線制御
部リセット信号、】2−1と12−2はオアゲート、1
3−i(i=1、・・・、n)はアンドゲートを示す。
第2図において、回線制御部3−iと主記憶部2との間
のDMA転送中にバスエラーが発生しない場合の動作は
第1図の場合と同じであるので、その説明は省略する。
のDMA転送中にバスエラーが発生しない場合の動作は
第1図の場合と同じであるので、その説明は省略する。
以下、バスエラーが発生した場合について説明する。
回線からデータを受信する場合、回線制御部3−1から
装置バス4を通して主記憶部2に受信データを1バイト
単位でDMA転送する。この時、回線対応部側のバスエ
ラー検出回路8−2においてパリティビットの生成を行
い、1バイトの受信データに付加して装置バス4上を転
送せしめることにより主記憶部側のバスエラー検出回路
8−1においてパリティエラーを検出する。該装置バス
4を転送中にエラーが発生し、バスエラー検出回路8−
1においてパリティエラーが検出されると、バスエラー
信号9が出力され、これと同時に回線制御部3−iに対
して、バスエラー信号9と装置バス使用権割当て信号7
−iとのAND論理をとった回線制御部リセット信号1
1−1が与えられることにより、DMA転送中の回線制
御部3−iだけがリセットされる。また、中央制御部1
に対しは、バスエラー通知信号10によりバスエラーが
通知される。これにより中央制御部1は、例えば主記憶
部2より障害処理プログラムを読出し、診断処理を開始
する。このように、DMA転送中にバスエラーがあると
、DMA転送が終結する前に該回線制御部3−iがリセ
ットされるため、回線制御部3−iがフレームの正常受
信を回線に通知するだめに送信する確認用フレームの誤
送信を防止できる。
装置バス4を通して主記憶部2に受信データを1バイト
単位でDMA転送する。この時、回線対応部側のバスエ
ラー検出回路8−2においてパリティビットの生成を行
い、1バイトの受信データに付加して装置バス4上を転
送せしめることにより主記憶部側のバスエラー検出回路
8−1においてパリティエラーを検出する。該装置バス
4を転送中にエラーが発生し、バスエラー検出回路8−
1においてパリティエラーが検出されると、バスエラー
信号9が出力され、これと同時に回線制御部3−iに対
して、バスエラー信号9と装置バス使用権割当て信号7
−iとのAND論理をとった回線制御部リセット信号1
1−1が与えられることにより、DMA転送中の回線制
御部3−iだけがリセットされる。また、中央制御部1
に対しは、バスエラー通知信号10によりバスエラーが
通知される。これにより中央制御部1は、例えば主記憶
部2より障害処理プログラムを読出し、診断処理を開始
する。このように、DMA転送中にバスエラーがあると
、DMA転送が終結する前に該回線制御部3−iがリセ
ットされるため、回線制御部3−iがフレームの正常受
信を回線に通知するだめに送信する確認用フレームの誤
送信を防止できる。
次に、回線へデータを送信する場合、回線制御部3−i
は主記憶部2から送信データを1バイト単位でDMA転
送する。この時、主記憶部側のバスエラー検出回路8−
1において、主記憶部2からのデータ(送信データ)に
対してECC等によるメモリ読出しエラーを検出し、該
エラーがなければ、あらたにパリティピットを生成して
装置バス4により回線制御部側へ送る。この装置バス4
上の送信データに対し、回線対応部側のバスエラー検出
回路8−2においてパリティエラーを検出する。前記バ
スエラー検出回路8−1においてメモリ読出しエラーが
検出されるか、またはバスエラー検出回路8−2におい
てパリティエラーが検出されると、回線からのデータ受
信の場合と同様にして、DMA転送中の回線制御部3−
iだゆがリセットされるとともに、中央制御部1にバス
エラーが通知される。バスエラーの通知を受けた中央制
御部1のその後の処理はデータ受信の場合と同様である
。このように、送信データを主記憶部2から回線制御部
3−iへDMA転送している時にバスエラーが発生する
と、回線制御部3−iが送信データを受は取る前にリセ
ットされるため、誤データを回線に送出するのが防止で
きる。
は主記憶部2から送信データを1バイト単位でDMA転
送する。この時、主記憶部側のバスエラー検出回路8−
1において、主記憶部2からのデータ(送信データ)に
対してECC等によるメモリ読出しエラーを検出し、該
エラーがなければ、あらたにパリティピットを生成して
装置バス4により回線制御部側へ送る。この装置バス4
上の送信データに対し、回線対応部側のバスエラー検出
回路8−2においてパリティエラーを検出する。前記バ
スエラー検出回路8−1においてメモリ読出しエラーが
検出されるか、またはバスエラー検出回路8−2におい
てパリティエラーが検出されると、回線からのデータ受
信の場合と同様にして、DMA転送中の回線制御部3−
iだゆがリセットされるとともに、中央制御部1にバス
エラーが通知される。バスエラーの通知を受けた中央制
御部1のその後の処理はデータ受信の場合と同様である
。このように、送信データを主記憶部2から回線制御部
3−iへDMA転送している時にバスエラーが発生する
と、回線制御部3−iが送信データを受は取る前にリセ
ットされるため、誤データを回線に送出するのが防止で
きる。
以上説明したように、本発明によれば、回線制御部と主
記憶部との間におけるDMA転送中のバスエラーが発生
すると、バスエラー発生と同時に中央制御部にバスエラ
ー発生を通知するともに該当回線制御部をリセットする
ため、回線からのデータ受信の場合には、バスエラー発
生時回線へのフレーム受信確認用のフレームの誤送信を
防止できる利点があり、回線へのデータ送信の場合には
、バスエラー発生時誤データ送信を防止できる利点があ
る。
記憶部との間におけるDMA転送中のバスエラーが発生
すると、バスエラー発生と同時に中央制御部にバスエラ
ー発生を通知するともに該当回線制御部をリセットする
ため、回線からのデータ受信の場合には、バスエラー発
生時回線へのフレーム受信確認用のフレームの誤送信を
防止できる利点があり、回線へのデータ送信の場合には
、バスエラー発生時誤データ送信を防止できる利点があ
る。
第1図は従来の通信制御装置の構成例を示す図、第2図
は本発明の一実施例を示す図ある。 1・・・中央制御部、 2・・・主記憶部、 3−1
・・・回線制御部、 4・・・装置バス、 5・・・装
置バス競合回路、 8−1.8−2・・・バスエラー
検出回路、 9・・・バスエラー信号、10・・・バス
エラー通知信号、 11−1・・・回線制御部リセット
信号。 5・、 ° 飄
は本発明の一実施例を示す図ある。 1・・・中央制御部、 2・・・主記憶部、 3−1
・・・回線制御部、 4・・・装置バス、 5・・・装
置バス競合回路、 8−1.8−2・・・バスエラー
検出回路、 9・・・バスエラー信号、10・・・バス
エラー通知信号、 11−1・・・回線制御部リセット
信号。 5・、 ° 飄
Claims (2)
- (1)中央制御部と主記憶部と回線対応に設けられた回
線制御部とを具備し、前記回線制御部と主記憶部間のデ
ータ転送をバスを介してダイレクトメモリアクセス(D
MA )により行う通信制御装置において、前記回線制
御部と主記憶部との間にDMA転送中のバスエラーを検
出する第1手段を設け、且つ、前記手段によりバスエラ
ーを検出すると、前記中央制御部にバスエラー発生を通
知すると共に該当回線制御部をリセットする第2手段を
設けたことを特徴とする通信制御装置。 - (2)前記第1手段は、主記憶部から回線への送信デー
タ読出し時、メモリ読出しエラーを検出する機能を有し
、前記第2手段は、該メモリ読出しエラー検出時にも前
記中央制御部にエラー発生を通知すると共に該当回線制
御部をリセットすることを特徴とする特許請求の範囲第
1項記載の通信制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58071175A JPS59195736A (ja) | 1983-04-22 | 1983-04-22 | 通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58071175A JPS59195736A (ja) | 1983-04-22 | 1983-04-22 | 通信制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59195736A true JPS59195736A (ja) | 1984-11-06 |
JPH0458061B2 JPH0458061B2 (ja) | 1992-09-16 |
Family
ID=13453059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58071175A Granted JPS59195736A (ja) | 1983-04-22 | 1983-04-22 | 通信制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59195736A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0305106A2 (en) * | 1987-08-25 | 1989-03-01 | Hitachi, Ltd. | Bus error processing system |
EP0332351A2 (en) * | 1988-03-09 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
JPH0241542A (ja) * | 1988-08-02 | 1990-02-09 | Fujitsu Ltd | 通信プロセッサのバス異常検出処理方式 |
-
1983
- 1983-04-22 JP JP58071175A patent/JPS59195736A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0305106A2 (en) * | 1987-08-25 | 1989-03-01 | Hitachi, Ltd. | Bus error processing system |
EP0332351A2 (en) * | 1988-03-09 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
JPH0241542A (ja) * | 1988-08-02 | 1990-02-09 | Fujitsu Ltd | 通信プロセッサのバス異常検出処理方式 |
Also Published As
Publication number | Publication date |
---|---|
JPH0458061B2 (ja) | 1992-09-16 |
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