JPS59195736A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、回線対応に設けられた回線制御部と主記憶部
との間のデータ転送をダイレクトメモリアクセス（ＤＭ
Ａ）により行う通信制御装置に係り、詳しくは、回線制
御部によるデータのＤＭＡ転送中にバスエラーが発生し
た場合の制御に関するものである。

〔従来技術〕

第１図は従来の通信制御装置の構成例であり、１は通信
制御装置全体の主な制御を司どる中央制御部、２はプロ
グラム及び送受信データが格納される主記憶部、３−ｉ
（ｉ二１．・・・・・・ｎ）はＤＭＡ機能を内蔵した回
線制御部、４はアドレスバスとデータバスから成る装置
バス、５は装置バス競合回路、６−０と６−ｉ（ｉ＝１
．・・・ｎ）は装置バス要求信号、７−０と７−ｉ（ｉ
＝１．・・・ｎ）は装置バス使用権割当て信号を示す。

本例では、回線制御部３−ｉはＣＣＩＴＴ勧告Ｘ２５レ
ベル２伝送制御手順処理に従い、回線からの受信データ
および回線への送信データはＨＤＬＣ手順で採用されて
いるフレーム形式で送、受信するものとする。

第１図において、回線からデータを受信する場合、回線
制御部３−１は直列受信データをバイト単位に組立て、
回線から１バイト受信する都度、装置バス要求信号６−
ｉを出力し、装置バス競合回路５に対して装置バス要求
を行う。装置バス競合回路５は、回線制御部３−ｉから
装置バス要求があると、中央制御部１に装置バス要求信
号６−〇により装置バス要求を行い、中央制御部１から
装置バス使用権割当て信号７−０により装置バス使用権
を得ると、更に装置バスの使用を要求していた回線制御
部３−ｉに装置バス使用権割当て信号７−ｉを返す。装
置バス競合回路５から装置バス使用権を得た該回線制御
部３−４は、回線から受信した１バイトのデータを主記
憶部２へＤＭＡ転送する。このよう゛にしくて、回線制
御部３−ｉは、回線から１バイト受信する毎に主記憶部
２へ受信データをＤＭＡ転送し、回線から１フレームの
受信を終了すると、回線に対しフレーム正常受信を通知
するフレームを送信するとともに中央制御部１に対して
も割込み等により、フレーム正常受信を通知する。一方
、回線へデータを送信する場合、回線制御部３−ｉは送
信フレーム先頭に付ける開始フラグ、アドレス部、コン
トロール部を順次送信した後、内部で発生する送信デー
タ要求を契機として、受信の場合と同様の方法により装
置バス使用権を獲得し、主記憶部２から送信データを１
バイト単位でＤＭＡ転送により受取る。続いて、回線制
御部３−ｉは主記憶部２から受けとった送信データを直
列データに変換して回線へ送出する。

このようにして回線制御部３−ｉは送信データを次々と
回線に送出し、送信データの最終バイトを送出スルト、
フレームチェックシーケンス部（Ｆｅ２）、終結フラグ
を順次送信し、フレーム送信を完了する。

従来の通信制御装置は、以上のような構成となっている
ため、回線制御部と主記憶部との間でＤＭＡ転送をして
いる時、メモリ読出しエラーやバスパリティエラー等の
バスエラーが発生すると、誤まったデータが回線に送出
されたり、回線から受信したデータが誤まったまま中央
制御部により処理されるという欠点があった。このため
、ＤＭＡ転送中の上記バスエラーを検出し、バスエラ一
対策を施す必要がある。

従来、この種のバスエラ一対策には、バスエラーの検出
手段と検出されたバスエラーを中央制御部に通知する手
段とを設け、バスエラー発生時、バスエラー通知を受け
た中央制御部が装置バスを介して、コマンド制御により
回線制御部を制御（例えば動作を停止させる等の制御）
する方式がある。

しかし、この方式では、回線へデータを送信する場合、
送信フレームの最終データ１バイトを主記憶部から回線
制御部へＤＭＡ転送している時にバスエラーが発生する
と、バスエラー通知を受けた中央制御部が該当回線制御
部をコマンド制御するまでの間に、該回線制御部におい
て誤データを含んだフレーム送信が完了する可能性があ
るため、誤データ送信を防止できないという欠点があっ
た。

また、回線からデータを受信する場合、受信フレームの
最終データ１バイトを回線制御部から主記憶部へＤＭＡ
転送している時にバスエラーが発生すると、バスエラー
通知を受けた中央制御部が咳回線制御部をコマンド制御
するまでの間に、該回線制御部においてフレーム正常受
信を通知するフレームを四線に送出している可能性があ
るため、回線への誤通知を防止できないという欠点があ
った。

〔発明の目的〕

本発明の目的は、上記ＩＪ　Ｍ　Ａ転送中にバスエラー
が発生した場合、回線制御部ににいて誤データを含んだ
フレーム送信が行われたり、あるいはフレーム正常受信
を通知するフレーム送信が行われたりするのを防止する
ことにある。

〔発明の概要〕

本発明は、上記の目的を達成するため、回線制御部と主
記憶部との間にバスエラー検出手段を設け、バスエラー
検出時にバスエラーを中央制御部に通知すると同時ＫＤ
ＭＡ転送中の回線制御部をリセットするようにしたもの
である。

〔発明の実施例〕

第２図は本発明の一実施例であって、第１・図と同一符
号は第１図と同一部分を示す。８−１と８−２はそれぞ
れ装置バス４の主記憶部側と回線制御部側に設けたバス
エラー検出回路、９はバスエラー検出回路８−１および
８−２により検出されたバスエラー信号、１０はバスエ
ラーを中央制御部１に通知するバスエラー通知信号、１
ｌ−ｉ（ｉ＝１、・・・、ｎ）は回線制御部３−ｉの動
作を停止させ、回線との通信を切断するための回線制御
部リセット信号、】２−１と１２−２はオアゲート、１
３−ｉ（ｉ＝１、・・・、ｎ）はアンドゲートを示す。

第２図において、回線制御部３−ｉと主記憶部２との間
のＤＭＡ転送中にバスエラーが発生しない場合の動作は
第１図の場合と同じであるので、その説明は省略する。

以下、バスエラーが発生した場合について説明する。

回線からデータを受信する場合、回線制御部３−１から
装置バス４を通して主記憶部２に受信データを１バイト
単位でＤＭＡ転送する。この時、回線対応部側のバスエ
ラー検出回路８−２においてパリティビットの生成を行
い、１バイトの受信データに付加して装置バス４上を転
送せしめることにより主記憶部側のバスエラー検出回路
８−１においてパリティエラーを検出する。該装置バス
４を転送中にエラーが発生し、バスエラー検出回路８−
１においてパリティエラーが検出されると、バスエラー
信号９が出力され、これと同時に回線制御部３−ｉに対
して、バスエラー信号９と装置バス使用権割当て信号７
−ｉとのＡＮＤ論理をとった回線制御部リセット信号１
１−１が与えられることにより、ＤＭＡ転送中の回線制
御部３−ｉだけがリセットされる。また、中央制御部１
に対しは、バスエラー通知信号１０によりバスエラーが
通知される。これにより中央制御部１は、例えば主記憶
部２より障害処理プログラムを読出し、診断処理を開始
する。このように、ＤＭＡ転送中にバスエラーがあると
、ＤＭＡ転送が終結する前に該回線制御部３−ｉがリセ
ットされるため、回線制御部３−ｉがフレームの正常受
信を回線に通知するだめに送信する確認用フレームの誤
送信を防止できる。

次に、回線へデータを送信する場合、回線制御部３−ｉ
は主記憶部２から送信データを１バイト単位でＤＭＡ転
送する。この時、主記憶部側のバスエラー検出回路８−
１において、主記憶部２からのデータ（送信データ）に
対してＥＣＣ等によるメモリ読出しエラーを検出し、該
エラーがなければ、あらたにパリティピットを生成して
装置バス４により回線制御部側へ送る。この装置バス４
上の送信データに対し、回線対応部側のバスエラー検出
回路８−２においてパリティエラーを検出する。前記バ
スエラー検出回路８−１においてメモリ読出しエラーが
検出されるか、またはバスエラー検出回路８−２におい
てパリティエラーが検出されると、回線からのデータ受
信の場合と同様にして、ＤＭＡ転送中の回線制御部３−
ｉだゆがリセットされるとともに、中央制御部１にバス
エラーが通知される。バスエラーの通知を受けた中央制
御部１のその後の処理はデータ受信の場合と同様である
。このように、送信データを主記憶部２から回線制御部
３−ｉへＤＭＡ転送している時にバスエラーが発生する
と、回線制御部３−ｉが送信データを受は取る前にリセ
ットされるため、誤データを回線に送出するのが防止で
きる。

〔発明の効果〕

以上説明したように、本発明によれば、回線制御部と主
記憶部との間におけるＤＭＡ転送中のバスエラーが発生
すると、バスエラー発生と同時に中央制御部にバスエラ
ー発生を通知するともに該当回線制御部をリセットする
ため、回線からのデータ受信の場合には、バスエラー発
生時回線へのフレーム受信確認用のフレームの誤送信を
防止できる利点があり、回線へのデータ送信の場合には
、バスエラー発生時誤データ送信を防止できる利点があ
る。

【図面の簡単な説明】

第１図は従来の通信制御装置の構成例を示す図、第２図
は本発明の一実施例を示す図ある。 １・・・中央制御部、　　２・・・主記憶部、　３−１
・・・回線制御部、　４・・・装置バス、　５・・・装
置バス競合回路、　　８−１．８−２・・・バスエラー
検出回路、　９・・・バスエラー信号、１０・・・バス
エラー通知信号、　１１−１・・・回線制御部リセット
信号。 ５・、 °　飄

Claims (2)

【特許請求の範囲】
1. （１）中央制御部と主記憶部と回線対応に設けられた回
   線制御部とを具備し、前記回線制御部と主記憶部間のデ
   ータ転送をバスを介してダイレクトメモリアクセス（Ｄ
   ＭＡ　）により行う通信制御装置において、前記回線制
   御部と主記憶部との間にＤＭＡ転送中のバスエラーを検
   出する第１手段を設け、且つ、前記手段によりバスエラ
   ーを検出すると、前記中央制御部にバスエラー発生を通
   知すると共に該当回線制御部をリセットする第２手段を
   設けたことを特徴とする通信制御装置。
2. （２）前記第１手段は、主記憶部から回線への送信デー
   タ読出し時、メモリ読出しエラーを検出する機能を有し
   、前記第２手段は、該メモリ読出しエラー検出時にも前
   記中央制御部にエラー発生を通知すると共に該当回線制
   御部をリセットすることを特徴とする特許請求の範囲第
   １項記載の通信制御装置。