JPS6022374B2 - 障害検出／回避回路 - Google Patents
障害検出／回避回路Info
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- JPS6022374B2 JPS6022374B2 JP56010579A JP1057981A JPS6022374B2 JP S6022374 B2 JPS6022374 B2 JP S6022374B2 JP 56010579 A JP56010579 A JP 56010579A JP 1057981 A JP1057981 A JP 1057981A JP S6022374 B2 JPS6022374 B2 JP S6022374B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Description
【発明の詳細な説明】
本発明はディジィ・チェィン方式による割込み優先度制
御が行なわれるデーダ処理装置に好適する障害検出／回
避回路に関する。
御が行なわれるデーダ処理装置に好適する障害検出／回
避回路に関する。
複数の入出力装置を備えたデータ処理装置の重要な動作
の一つに入出力制御動作がある。
の一つに入出力制御動作がある。
この入出力制御動作には外部割込み処理が伴う。通常ミ
ニコンピュータ（ミニコン）のように比較的小規模なデ
ータ処理装置では、外部割込み処理のために中央処理装
置（以下、ＣＰＵと称する）からの割込み要求受理信号
線（以下、ＡＣＫ線と称する）をディジイ・チェイン接
続するいわゆるデイジィ・チェィン方式が採用されてお
り、ディジィ・チェィン方式による割込み優先度制御が
行なわれる。この方式による入出力制御は次の如き手順
にて行なわれる。まずＣＰＵが入出力装置からの割込み
要求信号ＡＴＮを受け付けると、ＣＰＵは割込み要求受
理信号ＡＣＫをＡＣＫ線上へ送出する。信号ＡＣＫはＡ
ＣＫ線を通して割込み要求状態にある入出力装置の中で
最も優先度の高い（ＣＰＵに近い）入出力装置にデイジ
イ・チェイン方式で送られる。
ニコンピュータ（ミニコン）のように比較的小規模なデ
ータ処理装置では、外部割込み処理のために中央処理装
置（以下、ＣＰＵと称する）からの割込み要求受理信号
線（以下、ＡＣＫ線と称する）をディジイ・チェイン接
続するいわゆるデイジィ・チェィン方式が採用されてお
り、ディジィ・チェィン方式による割込み優先度制御が
行なわれる。この方式による入出力制御は次の如き手順
にて行なわれる。まずＣＰＵが入出力装置からの割込み
要求信号ＡＴＮを受け付けると、ＣＰＵは割込み要求受
理信号ＡＣＫをＡＣＫ線上へ送出する。信号ＡＣＫはＡ
ＣＫ線を通して割込み要求状態にある入出力装置の中で
最も優先度の高い（ＣＰＵに近い）入出力装置にデイジ
イ・チェイン方式で送られる。
該当入出力装置は信号ＡＣＫを受け取ると、割込み要求
信号ＡＴＮの送出を停止する。そして、該当入出力装置
は応答同期信号ＳＹＮを返すと共に目装置の機器アドレ
スをＣＰＵへ送出する。ＣＰＵは応答同期信号ＳＹＭこ
応じて機器アドレスを内部のレジスタに取込み、割込み
要求受理信号ＡＣＫの送出を停止する。以下、ＣＰＵは
上記機器アドレスを用いて該当する入出力装置との間で
データ入出力を行なう。このような入出力制御が行なわ
れるデータ処理装置において、たとえばＡＣＫ線に障害
が発生した場合、割込み要求状態にある入出力装置に割
込み要求受理信号ＡＣＫが届かない恐れがある。
信号ＡＴＮの送出を停止する。そして、該当入出力装置
は応答同期信号ＳＹＮを返すと共に目装置の機器アドレ
スをＣＰＵへ送出する。ＣＰＵは応答同期信号ＳＹＭこ
応じて機器アドレスを内部のレジスタに取込み、割込み
要求受理信号ＡＣＫの送出を停止する。以下、ＣＰＵは
上記機器アドレスを用いて該当する入出力装置との間で
データ入出力を行なう。このような入出力制御が行なわ
れるデータ処理装置において、たとえばＡＣＫ線に障害
が発生した場合、割込み要求状態にある入出力装置に割
込み要求受理信号ＡＣＫが届かない恐れがある。
この場合、該当入出力装置は信号ＡＣＫを受け取ること
ができないため、割込み要求信号ＡＴＮの送出を停止す
ることができなくなる。この結果、ＣＰＵでは、割込み
要求が続けて出されているものと誤判断し、同じ処理が
繰り返し連続して行なわれる。これにより、たとえば主
メモリ内のターミネーシヨンキユ一のオーバー・フロー
即らスタック障害が誘発され、システム・ダウンとなる
問題があった。本発明は上記事情に鑑みてなされたもの
で、その目的は、複数の入出力装置がＣＰＵからの割込
み要求受理信号線でディジィ・チェィン方式により接続
され、ディジィ・チヱィン方式による割込み優先度制御
が行なわれるデータ処理装置において、割込み要求受理
信号線等の障害を自動的に検出すると共に障害発生部分
を自動的に切離することができ、もってスタック障害に
よるシステム・ダウンが防止できる障害検出／回避回路
を提供することにある。
ができないため、割込み要求信号ＡＴＮの送出を停止す
ることができなくなる。この結果、ＣＰＵでは、割込み
要求が続けて出されているものと誤判断し、同じ処理が
繰り返し連続して行なわれる。これにより、たとえば主
メモリ内のターミネーシヨンキユ一のオーバー・フロー
即らスタック障害が誘発され、システム・ダウンとなる
問題があった。本発明は上記事情に鑑みてなされたもの
で、その目的は、複数の入出力装置がＣＰＵからの割込
み要求受理信号線でディジィ・チェィン方式により接続
され、ディジィ・チヱィン方式による割込み優先度制御
が行なわれるデータ処理装置において、割込み要求受理
信号線等の障害を自動的に検出すると共に障害発生部分
を自動的に切離することができ、もってスタック障害に
よるシステム・ダウンが防止できる障害検出／回避回路
を提供することにある。
本発明の他の目的は、障害検出時に障害検出を示す特定
情報をＣＰＵへ送出することができ、もってＣＰＵによ
る故障診断が容易に行なえる障害検出／回避回路を提供
することにある。
情報をＣＰＵへ送出することができ、もってＣＰＵによ
る故障診断が容易に行なえる障害検出／回避回路を提供
することにある。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明に係るデータ処理装置の構成を示すブロ
ック図である。図中、１１は全体を制御するＣＰＵ、１
２，１２・・・・・・は入出力装置、１３はＣＰＵと入
出力装置１２，１２・・・・・・とを接続するための入
出力バスである。入出力バス１３はデータ入出力（転送
）のための双方向データ線群１４と、各入出力装置１２
，１２・・・・・・からの割込み要求信号ＡＴＮをＣＰ
Ｕ１ １へ伝達するための割込み要求信号線（以下、Ａ
ＴＮ線と称する）１５と、ＣＰＵＩＩからの割込み要求
受理信号ＡＣＫを該当する入出力装置へ伝達するための
ＡＣＫ線１６とを有している。なお、各入出力装置から
の応答同期信号ＳＹＮをＣＰＵ１ １へ伝達するための
応答同期信号線（以下、ＳＹＮ線と称する）等は省略さ
れている。１３・〜１３ｎは入出力バス１３から分岐さ
れた入出力バスである。
ック図である。図中、１１は全体を制御するＣＰＵ、１
２，１２・・・・・・は入出力装置、１３はＣＰＵと入
出力装置１２，１２・・・・・・とを接続するための入
出力バスである。入出力バス１３はデータ入出力（転送
）のための双方向データ線群１４と、各入出力装置１２
，１２・・・・・・からの割込み要求信号ＡＴＮをＣＰ
Ｕ１ １へ伝達するための割込み要求信号線（以下、Ａ
ＴＮ線と称する）１５と、ＣＰＵＩＩからの割込み要求
受理信号ＡＣＫを該当する入出力装置へ伝達するための
ＡＣＫ線１６とを有している。なお、各入出力装置から
の応答同期信号ＳＹＮをＣＰＵ１ １へ伝達するための
応答同期信号線（以下、ＳＹＮ線と称する）等は省略さ
れている。１３・〜１３ｎは入出力バス１３から分岐さ
れた入出力バスである。
同じく１４，〜１４ｎはデータ線群１４から分岐された
データ線群、１５，〜１５ｎはＡＴＮ線１５から分岐さ
れたＡＴＮ線、１６，〜１６ｎはＡＣＫ線１６から分岐
されたＡＣＫ線である。１７，１７・・・・・・は各入
出力装置１２，１２・・・・・・に設けられた割込み要
求コントロール回路（以下、ＡＴＮ／ＡＣＫ回路と称す
る）である。
データ線群、１５，〜１５ｎはＡＴＮ線１５から分岐さ
れたＡＴＮ線、１６，〜１６ｎはＡＣＫ線１６から分岐
されたＡＣＫ線である。１７，１７・・・・・・は各入
出力装置１２，１２・・・・・・に設けられた割込み要
求コントロール回路（以下、ＡＴＮ／ＡＣＫ回路と称す
る）である。
ＡＴＮ／ＡＣＫ回路１ ７，１ ７・・・・・・はＡＣ
Ｋ線１ ６ｎ（ｎ＝１、．・．・・・ｎ）で図示の如く
いわゆるディジィ１チェィン式（し、もづる式）に接続
されている。ＡＴＮ／ＡＣＫ回路１７，１７・・・・・
・は、ＣＰＵＩ Ｉから送られた割込み要求受理信号Ａ
ＣＫがＡＣＫ線１６ｎ（ｎ＝１、……ｎ）を介して前段
より入力された場合、自身が割込み要求状態になければ
信号ＡＣＫをＡＣＫ線１６ｎ（ｎ＝１、……ｎ）を介し
て次段に送出し、割込み要求状態にあれば信号ＡＣＫを
受け取ると共に、次段以降への信号ＡＣＫの送出を禁止
する周知の機能を有している。そして、信号ＡＣＫを受
け取った入出力装置１２とＣＰＵＩＩとの間でデータ入
出力が行なわれる。したがって、同時に複数の入出力装
置１２，１２・・・・・・から割込み要求が出された場
合、ＣＰＵＩＩにより近くに位置する入出力装置１２の
割込み要求が受理されることになる。１８，〜１８ｎは
入出力バス１３の分岐コントロール回路である。
Ｋ線１ ６ｎ（ｎ＝１、．・．・・・ｎ）で図示の如く
いわゆるディジィ１チェィン式（し、もづる式）に接続
されている。ＡＴＮ／ＡＣＫ回路１７，１７・・・・・
・は、ＣＰＵＩ Ｉから送られた割込み要求受理信号Ａ
ＣＫがＡＣＫ線１６ｎ（ｎ＝１、……ｎ）を介して前段
より入力された場合、自身が割込み要求状態になければ
信号ＡＣＫをＡＣＫ線１６ｎ（ｎ＝１、……ｎ）を介し
て次段に送出し、割込み要求状態にあれば信号ＡＣＫを
受け取ると共に、次段以降への信号ＡＣＫの送出を禁止
する周知の機能を有している。そして、信号ＡＣＫを受
け取った入出力装置１２とＣＰＵＩＩとの間でデータ入
出力が行なわれる。したがって、同時に複数の入出力装
置１２，１２・・・・・・から割込み要求が出された場
合、ＣＰＵＩＩにより近くに位置する入出力装置１２の
割込み要求が受理されることになる。１８，〜１８ｎは
入出力バス１３の分岐コントロール回路である。
しかして、入出力バス１３は分岐コントロール回路１８
，〜１８ｎを介して対応する入出力バス１３，〜１３ｎ
に接続される。各分岐コントロール回路１８，〜１８ｎ
にはＡＴＮ／ＡＣＫ回路１７と同様のＡＴＮ／ＡＣＫ回
路１９，〜１９ｎが設けられている。ＡＴＮ／ＡＣＫ回
路１９，〜１９ｎはＡＣＫ線１６で図示の如くデイジィ
・チェィン式に接続されている。しかして、分岐コント
ロール回路１８．は最も高い優先順位が与えられており
、分岐コントロール回路１８ｎの優先順位は最も低くな
っている。そして、分岐コントロール回路１８，下にあ
る入出力装置１２の優先順位は、分岐コントロール回路
１８・より低い優先順位の分岐コントロール回路下の最
も優先順位の高い入出力装置より高くなっている。２０
，〜２０ｎは本発明の障害検出／回避回路（以下、アダ
プタと称する）である。
，〜１８ｎを介して対応する入出力バス１３，〜１３ｎ
に接続される。各分岐コントロール回路１８，〜１８ｎ
にはＡＴＮ／ＡＣＫ回路１７と同様のＡＴＮ／ＡＣＫ回
路１９，〜１９ｎが設けられている。ＡＴＮ／ＡＣＫ回
路１９，〜１９ｎはＡＣＫ線１６で図示の如くデイジィ
・チェィン式に接続されている。しかして、分岐コント
ロール回路１８．は最も高い優先順位が与えられており
、分岐コントロール回路１８ｎの優先順位は最も低くな
っている。そして、分岐コントロール回路１８，下にあ
る入出力装置１２の優先順位は、分岐コントロール回路
１８・より低い優先順位の分岐コントロール回路下の最
も優先順位の高い入出力装置より高くなっている。２０
，〜２０ｎは本発明の障害検出／回避回路（以下、アダ
プタと称する）である。
アダプタ２０，〜２０ｎは基本的に同一構成であるので
、以下、アダプタ２０，について第２図を参照して説明
する。第２図において、２１は時間計測回路である。時
間計測回路２１は、ＡＣＫ線１６，上の割込み要求受理
信号ＡＣＫ‘こよって起動されＳＹＮ線２２上に応答同
期信号ＳＹＮが現われるまで時間計測を行なう。２３は
判別回路である。
、以下、アダプタ２０，について第２図を参照して説明
する。第２図において、２１は時間計測回路である。時
間計測回路２１は、ＡＣＫ線１６，上の割込み要求受理
信号ＡＣＫ‘こよって起動されＳＹＮ線２２上に応答同
期信号ＳＹＮが現われるまで時間計測を行なう。２３は
判別回路である。
判別回路２３は時間計測回路２１の時間計測出力値と基
準時間Ｔｓとを比較し、時間計測出力値が基準時間Ｔｓ
を越えた場合に障害検出信号ＤＥＴを出力する。２４は
障害検出信号ＤＥＴに応じて制御信号ＣＮＴを発生し、
ＡＴＮ線１５，を切離す第１制御回路（以下、ＡＴＮ制
御回路と称する）、２５は同じく障害検出信号ＤＥＴに
応じて一定期間応答同期信号ＳＹＮを強制的に発生する
第２制御回路（以下、ＳＹＮ制御回路と称する）である
。
準時間Ｔｓとを比較し、時間計測出力値が基準時間Ｔｓ
を越えた場合に障害検出信号ＤＥＴを出力する。２４は
障害検出信号ＤＥＴに応じて制御信号ＣＮＴを発生し、
ＡＴＮ線１５，を切離す第１制御回路（以下、ＡＴＮ制
御回路と称する）、２５は同じく障害検出信号ＤＥＴに
応じて一定期間応答同期信号ＳＹＮを強制的に発生する
第２制御回路（以下、ＳＹＮ制御回路と称する）である
。
ＳＹＮ制御回路２５より強制的に発生された応答同期信
号ＳＹＮ‘まＳＹＮ線２２上へ送出されると共に、第３
制御回路（以下、ＡＤＲＳ制御回路と称する）２６に入
力されるようになっている。ＡＤＲＳ制御回路２６はＳ
ＹＮ制御回路２５より発生された応答同期信号ＳＹＮに
よって起動され、所定の情報たとえばアダブタ２０，の
機器アドレスをデータ線群１４上へ送出する。次に本発
明一実施例の動作を第３図、第４図のタイミングチャー
トを参照して説明する。たとえば今、分岐コントロール
回路１８，下にある入出力装置１２で割込み要求が発生
し、割込み要求信号ＡＴＮがＡＴＮ線１５，上に送出さ
れたものとする。この信号ＡＴＮは分岐コントロール回
路１ ８，、ＡＴＮ線１５を介してＣＰＵＩ Ｉへ伝達
される。ＣＰＵＩ Ｉは信号ＡＴＮに応じて割込み要求
を受け付けると、第３図イ、第４図イに示されるように
時刻しでＡＣＫ線１６上に割込み要求受理信号ＡＣＫ（
論理“０”で有意）を送出する。この信号ＡＣＫ‘こよ
って割込み要求を受け付けたことが示される。時間計測
回路２１は上記有意な信号ＡＣＫによって起動され、時
間計測を開始する（第３図ハ、第４図ハ）。一方、信号
ＡＣＫは、ＡＣＫ線１６，等に障害が無ければ、分岐コ
ントロール回路１８，、ＡＣＫ線１６，を経由して割込
み要求状態にある入出力装置１２，１２・・・・・・の
中で最も優先順位の高い入出力装置１２にデイジイ・チ
ェィン式に取り込まれる。
号ＳＹＮ‘まＳＹＮ線２２上へ送出されると共に、第３
制御回路（以下、ＡＤＲＳ制御回路と称する）２６に入
力されるようになっている。ＡＤＲＳ制御回路２６はＳ
ＹＮ制御回路２５より発生された応答同期信号ＳＹＮに
よって起動され、所定の情報たとえばアダブタ２０，の
機器アドレスをデータ線群１４上へ送出する。次に本発
明一実施例の動作を第３図、第４図のタイミングチャー
トを参照して説明する。たとえば今、分岐コントロール
回路１８，下にある入出力装置１２で割込み要求が発生
し、割込み要求信号ＡＴＮがＡＴＮ線１５，上に送出さ
れたものとする。この信号ＡＴＮは分岐コントロール回
路１ ８，、ＡＴＮ線１５を介してＣＰＵＩ Ｉへ伝達
される。ＣＰＵＩ Ｉは信号ＡＴＮに応じて割込み要求
を受け付けると、第３図イ、第４図イに示されるように
時刻しでＡＣＫ線１６上に割込み要求受理信号ＡＣＫ（
論理“０”で有意）を送出する。この信号ＡＣＫ‘こよ
って割込み要求を受け付けたことが示される。時間計測
回路２１は上記有意な信号ＡＣＫによって起動され、時
間計測を開始する（第３図ハ、第４図ハ）。一方、信号
ＡＣＫは、ＡＣＫ線１６，等に障害が無ければ、分岐コ
ントロール回路１８，、ＡＣＫ線１６，を経由して割込
み要求状態にある入出力装置１２，１２・・・・・・の
中で最も優先順位の高い入出力装置１２にデイジイ・チ
ェィン式に取り込まれる。
該当入出力装置１ ２は、信号ＡＣＫの立下りに応じて
（入出力装置１２とＣＰＵＩ Ｉとの間の同期確認のた
めの）応答同期信号ＳＹＮ（論理“０”で有意）および
自装置の機器アドレスを第３図口，トに示されるように
時刻らでそれぞれＳＹＮ線２２およびデータ線群１４，
上へ送出する。更に該当入出力装置１２は、上述のタイ
ミングで割込み要求信号ＡＴＮの送出を停止する。時間
計測回路２１はＳＹＮ線２２上の上記信号ＳＹＮの立下
りに応じて第３図ハに示されるように時間計測を停止す
る。このとき時間計測回路２１は初期状態に戻るように
構成されていることが好ましい。判別回路２３は時間計
測回路２１の時間計測の出力値（計測値）と基準時間Ｔ
ｓとを比較している。ＡＣＫ線１ ６，等に障害の無い
正常状態においては、ら−ｔ．＜Ｔｓであり、判別回路
２３から障害検出信号ＤＥＴ（論理“１”で有意）が出
力されることはない（第３図ニ）。したがって、ＡＴＮ
制御回路２４では制御信号ＣＮＴ（論理“１”で有意）
は発生されず（第３図へ）、ＡＴＮ線１５，の切離しは
行なわれない。また、ＳＹＮ制御回路２５からの応答同
期信号ＳＹＮの強制的発生も行なわれない（第３図ホ）
。これは、上述のように信号ＡＣＫが正しく該当入出力
装置１ ２に届き、これに応じて信号ＳＹＮの返送、信
号ＡＴＮの送出停止〃ｉ行なわれる正常状態では、上述
の動作は不要となるからである。次にＡＣＫ１６，等に
障害が発生したために信号ＡＣＫが該当入出力装置１２
に届かない場合について説明する。
（入出力装置１２とＣＰＵＩ Ｉとの間の同期確認のた
めの）応答同期信号ＳＹＮ（論理“０”で有意）および
自装置の機器アドレスを第３図口，トに示されるように
時刻らでそれぞれＳＹＮ線２２およびデータ線群１４，
上へ送出する。更に該当入出力装置１２は、上述のタイ
ミングで割込み要求信号ＡＴＮの送出を停止する。時間
計測回路２１はＳＹＮ線２２上の上記信号ＳＹＮの立下
りに応じて第３図ハに示されるように時間計測を停止す
る。このとき時間計測回路２１は初期状態に戻るように
構成されていることが好ましい。判別回路２３は時間計
測回路２１の時間計測の出力値（計測値）と基準時間Ｔ
ｓとを比較している。ＡＣＫ線１ ６，等に障害の無い
正常状態においては、ら−ｔ．＜Ｔｓであり、判別回路
２３から障害検出信号ＤＥＴ（論理“１”で有意）が出
力されることはない（第３図ニ）。したがって、ＡＴＮ
制御回路２４では制御信号ＣＮＴ（論理“１”で有意）
は発生されず（第３図へ）、ＡＴＮ線１５，の切離しは
行なわれない。また、ＳＹＮ制御回路２５からの応答同
期信号ＳＹＮの強制的発生も行なわれない（第３図ホ）
。これは、上述のように信号ＡＣＫが正しく該当入出力
装置１ ２に届き、これに応じて信号ＳＹＮの返送、信
号ＡＴＮの送出停止〃ｉ行なわれる正常状態では、上述
の動作は不要となるからである。次にＡＣＫ１６，等に
障害が発生したために信号ＡＣＫが該当入出力装置１２
に届かない場合について説明する。
この場合、入出力装置１２からの信号ＳＹＮの返送が行
なわれないため、時間計測回路２１は時間計測を継続す
る（第４図ハ）。そして、時刻し‘こおいてｔ４一ｔ，
＝Ｔｓとなると、判別回路２３は第４図二に示されるよ
うに障害検出信号ＤＥＴを出力する。ＡＴＮ制御回路２
４は障害検出信号ＤＥＴに応じて第４図へに示されるよ
うに制御信号ＣＮＴを発生し、ＡＴＮ線１５，を切離す
。これによりＡＴＮ線１ ５の信号状態は論理“１”と
なり、ＣＰＵＩＩは割込み要求をした入出力装置１ ２
によって信号ＡＣＫに応じて信号ＡＴＮの送出が停止さ
れたものと判断する。この結果スタック障害は発生せず
、スタック障害によるシステム・ダウンが自動的に回避
される。すなわち本実施例によれば、スタツク障害の恐
れを自動的に検出し、対応する故障部分すなわち入出力
バス（のＡＴＮ線）を自動的に切離すことができるので
、システム・ダウンを防止することができる。また、Ｓ
ＹＮ制御回路２５は、前記障害検出信号ＤＥＴ（第４図
二）に応じて第４図木に示されるように一定期間応答同
期信号ＳＹＮを強制的に発生する。この信号ＳＹＮは第
４図口に示されるようにＳＹＮ線２２上に送出される。
一方、ＡＤＲＳ制御回路２６はＳＹＮ制御回路２５から
発生された信号ＳＹＮに応じて第４図卜に示されるよう
にデータ線群１４上にアダプタ２０，の機器アドレスを
送出する。ＣＰＵＩＩは上記ＳＹＮに応じてデータ線群
１４上のデータ（アダプタ２０，の機器アドレス）を内
部レジスタ（図示せず）に取込むと共に第４図イに示さ
れるように信号ＡＣＫの送出を停止する。ＣＰＵＩＩは
受け取った機器アドレスがアダプタ２０，の機器アドレ
スであることを知ることによって、分岐コントロール１
８，下の入出力バス１３，等に障害が発生したことを検
出することができる。本実施例によれば、ＡＣＫ線１６
，等の障害時にも、ＳＹＮ制御回路２５およびＡＤＲＳ
制御回路２６からそれぞれ応答同期信号ＳＹＮ、機器ア
ドレスを強制的に発生せしめ、正常状態と全く同じ手順
で入出力制御が行なわれるため、データ処理装置のハー
ド構成、ソフトウェア等の変更をほとんど要することな
く効率的に障害検出が可能となる。なお、前記実施例は
、本発明を分岐された入出力バス構成をとるデータ処理
装置に適用した場合について説明したが、第５図に示さ
れるように入出力バス１３に入出力装置１２，１２・・
・・・・が直接接続されるデータ処理装置にも適用でき
るものである。
なわれないため、時間計測回路２１は時間計測を継続す
る（第４図ハ）。そして、時刻し‘こおいてｔ４一ｔ，
＝Ｔｓとなると、判別回路２３は第４図二に示されるよ
うに障害検出信号ＤＥＴを出力する。ＡＴＮ制御回路２
４は障害検出信号ＤＥＴに応じて第４図へに示されるよ
うに制御信号ＣＮＴを発生し、ＡＴＮ線１５，を切離す
。これによりＡＴＮ線１ ５の信号状態は論理“１”と
なり、ＣＰＵＩＩは割込み要求をした入出力装置１ ２
によって信号ＡＣＫに応じて信号ＡＴＮの送出が停止さ
れたものと判断する。この結果スタック障害は発生せず
、スタック障害によるシステム・ダウンが自動的に回避
される。すなわち本実施例によれば、スタツク障害の恐
れを自動的に検出し、対応する故障部分すなわち入出力
バス（のＡＴＮ線）を自動的に切離すことができるので
、システム・ダウンを防止することができる。また、Ｓ
ＹＮ制御回路２５は、前記障害検出信号ＤＥＴ（第４図
二）に応じて第４図木に示されるように一定期間応答同
期信号ＳＹＮを強制的に発生する。この信号ＳＹＮは第
４図口に示されるようにＳＹＮ線２２上に送出される。
一方、ＡＤＲＳ制御回路２６はＳＹＮ制御回路２５から
発生された信号ＳＹＮに応じて第４図卜に示されるよう
にデータ線群１４上にアダプタ２０，の機器アドレスを
送出する。ＣＰＵＩＩは上記ＳＹＮに応じてデータ線群
１４上のデータ（アダプタ２０，の機器アドレス）を内
部レジスタ（図示せず）に取込むと共に第４図イに示さ
れるように信号ＡＣＫの送出を停止する。ＣＰＵＩＩは
受け取った機器アドレスがアダプタ２０，の機器アドレ
スであることを知ることによって、分岐コントロール１
８，下の入出力バス１３，等に障害が発生したことを検
出することができる。本実施例によれば、ＡＣＫ線１６
，等の障害時にも、ＳＹＮ制御回路２５およびＡＤＲＳ
制御回路２６からそれぞれ応答同期信号ＳＹＮ、機器ア
ドレスを強制的に発生せしめ、正常状態と全く同じ手順
で入出力制御が行なわれるため、データ処理装置のハー
ド構成、ソフトウェア等の変更をほとんど要することな
く効率的に障害検出が可能となる。なお、前記実施例は
、本発明を分岐された入出力バス構成をとるデータ処理
装置に適用した場合について説明したが、第５図に示さ
れるように入出力バス１３に入出力装置１２，１２・・
・・・・が直接接続されるデータ処理装置にも適用でき
るものである。
この場合、アダプタ２０，〜２０ｎは入出力バス１３と
各入出力装置１２，１２・・・・・・との間に設けられ
る。以上詳述したように本発明の障害検出／回避回路に
よれば、割込み要求受理信号線（ＡＣＫ線）等の障害を
自動的に検出すると共に障害発生部分を自動的に切離す
ことができるので、スタック障害によるシステム・ダウ
ンを防止することができる。
各入出力装置１２，１２・・・・・・との間に設けられ
る。以上詳述したように本発明の障害検出／回避回路に
よれば、割込み要求受理信号線（ＡＣＫ線）等の障害を
自動的に検出すると共に障害発生部分を自動的に切離す
ことができるので、スタック障害によるシステム・ダウ
ンを防止することができる。
また、本発明によればＣＰＵによる故障診断が容易に行
なえる。
なえる。
第１図は本発明に係るデータ処理装置の一実施例を示す
ブロック図、第２図は本発明の障害検出／回避回路（ア
ダプタ）の一実施例を示すブロック図、第３図および第
４図は動作を説明するためのタイミングチャートで、第
３図は正常な場合、第４図は障害発生時、第５図は本発
明に係るデータ処理装置の他の実施例を示すブロック図
である。 １１・・・・・・中央処理装置（ＣＰＵ）、１２，１２
・・・…入出力装置、１３，１３，〜１３ｎ・・…・入
出力バス、１４，１４，〜１４ｎ……データ線群、１５
，１５・〜１５ｎ・・・・・・割込み要求信号線（ＡＴ
Ｎ線）、１６，１６，〜１６ｎ・・・・・・割込み要求
受理信号線（ＡＣＫ線）、２０，〜２０ｎ・・・・・・
障害検出／回避回路（アダプタ）、２１……時間計測回
路、２２・・・・・・応答同期信号線（ＳＹＮ線）、２
３・・・・・・判別回路、２４……ＡＴＮ制御回路（第
１制御回路）、２５・…・・ＳＹＮ制御回路（第２制御
回路）、２６・・・・・・ＡＤＲＳ制御回路（第３制御
回路）。 第１図第２図 第３図 第４図 第５図
ブロック図、第２図は本発明の障害検出／回避回路（ア
ダプタ）の一実施例を示すブロック図、第３図および第
４図は動作を説明するためのタイミングチャートで、第
３図は正常な場合、第４図は障害発生時、第５図は本発
明に係るデータ処理装置の他の実施例を示すブロック図
である。 １１・・・・・・中央処理装置（ＣＰＵ）、１２，１２
・・・…入出力装置、１３，１３，〜１３ｎ・・…・入
出力バス、１４，１４，〜１４ｎ……データ線群、１５
，１５・〜１５ｎ・・・・・・割込み要求信号線（ＡＴ
Ｎ線）、１６，１６，〜１６ｎ・・・・・・割込み要求
受理信号線（ＡＣＫ線）、２０，〜２０ｎ・・・・・・
障害検出／回避回路（アダプタ）、２１……時間計測回
路、２２・・・・・・応答同期信号線（ＳＹＮ線）、２
３・・・・・・判別回路、２４……ＡＴＮ制御回路（第
１制御回路）、２５・…・・ＳＹＮ制御回路（第２制御
回路）、２６・・・・・・ＡＤＲＳ制御回路（第３制御
回路）。 第１図第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ 入出力装置から出力される割込み要求信号ＡＴＮを
処理装置に伝達するための割込み要求信号線と、上記割
込み要求信号ＡＴＮに応じて上記処理装置から出力され
る割込み要求受理信号ＡＣＫを対応する入出力装置へ伝
達するための割込み要求受理信号線とを有し、複数の入
出力装置が上記割込み要求受理信号線でデイジイ・チエ
イン方式により接続されているデータ処理装置において
、上記複数の入出力装置の上位に位置し、上記割込み要
求受理信号ＡＣＫに応じて時間計測を開始し、応答信号
線上に返された応答同期信号ＳＹＮに応じて時間計測を
終了する時間計測回路と、この時間計測回路の時間計測
出力と基準時間との時間比較を行なつて障害発生の有無
を判別する判別回路と、この判別回路の判別結果に応じ
て上記割込み要求信号線の切離し制御を行なう第１制御
回路と、上記判別回路の判別結果に応じて上記応答信号
線上に応答同期信別ＳＹＮを強制的に出力する第２制御
回路と、この第２制御回路から出力される上記応答同期
信号ＳＹＮに応じて障害発生を示す特定情報を上記処理
装置に転送する第３制御回路とを具備することを特徴と
する障害検出／回避回路。 ２ 上記特定情報が上記各入出力装置のアドレスとは異
なる特定の機器アドレスであることを特徴とする特許請
求の範囲第１項記載の障害検出／回避回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010579A JPS6022374B2 (ja) | 1981-01-27 | 1981-01-27 | 障害検出／回避回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010579A JPS6022374B2 (ja) | 1981-01-27 | 1981-01-27 | 障害検出／回避回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125446A JPS57125446A (en) | 1982-08-04 |
| JPS6022374B2 true JPS6022374B2 (ja) | 1985-06-01 |
Family
ID=11754148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56010579A Expired JPS6022374B2 (ja) | 1981-01-27 | 1981-01-27 | 障害検出／回避回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022374B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215982U (ja) * | 1985-07-15 | 1987-01-30 | ||
| JPH0434062Y2 (ja) * | 1987-05-23 | 1992-08-13 |
-
1981
- 1981-01-27 JP JP56010579A patent/JPS6022374B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215982U (ja) * | 1985-07-15 | 1987-01-30 | ||
| JPH0434062Y2 (ja) * | 1987-05-23 | 1992-08-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125446A (en) | 1982-08-04 |
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