JPH03154951A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03154951A JPH03154951A JP1292488A JP29248889A JPH03154951A JP H03154951 A JPH03154951 A JP H03154951A JP 1292488 A JP1292488 A JP 1292488A JP 29248889 A JP29248889 A JP 29248889A JP H03154951 A JPH03154951 A JP H03154951A
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- JP
- Japan
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- error
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- error correction
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- Pending
Links
- 238000012937 correction Methods 0.000 claims abstract description 44
- 238000012545 processing Methods 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御機能を有するデータ処理装置に関す
る。
る。
メモリ制御機能を有するデータ処理装置としては、１ビ
ットエラー訂正および２ビットエラー検出機能を有した
ものがある。従来、このようなデータ処理装置において
は、メモリ部での２ビットエラー検出の中央制御部への
報告はメモリ部から専用のリード線を用いて行うもので
あった。こｉ バー酸に、データの伝送を行うアドレス
バスやデータバスを共用することが困難なためである。
ットエラー訂正および２ビットエラー検出機能を有した
ものがある。従来、このようなデータ処理装置において
は、メモリ部での２ビットエラー検出の中央制御部への
報告はメモリ部から専用のリード線を用いて行うもので
あった。こｉ バー酸に、データの伝送を行うアドレス
バスやデータバスを共用することが困難なためである。
Ｃ発明が解決しようとする課題〕
上述した従来のデータ処理装置での２ビットエラー検出
の報告は、データバスおよびアドレスバスとは別にエラ
ー報告用のリード線が必要なので、メモリ部とそれが接
続されるメモリ制御部との接続線数が多くなる。また、
現在パリティチェックのみのエラー検出機能をもつメモ
リ部を、１ビットエラー訂正および２ビットエラー検出
機能をもったメモリ部に置き換える場合、メモリ制御部
の変更を伴うという欠点がある。
の報告は、データバスおよびアドレスバスとは別にエラ
ー報告用のリード線が必要なので、メモリ部とそれが接
続されるメモリ制御部との接続線数が多くなる。また、
現在パリティチェックのみのエラー検出機能をもつメモ
リ部を、１ビットエラー訂正および２ビットエラー検出
機能をもったメモリ部に置き換える場合、メモリ制御部
の変更を伴うという欠点がある。
本発明は、メモリ制御部にはデータバスにて接続され、
メモリ部にはデータバスおよびエラーコレクトコードバ
スにて接続され、メモリ部にプログラムおよびデータを
書き込むときはエラーコレクトコードを付加して書き込
み、プログラムおよびデータを読み出すときは１ビア）
エラー訂正および２ビットエラー報告を行うエラー訂正
照合回路を備えたことを特徴とする。
メモリ部にはデータバスおよびエラーコレクトコードバ
スにて接続され、メモリ部にプログラムおよびデータを
書き込むときはエラーコレクトコードを付加して書き込
み、プログラムおよびデータを読み出すときは１ビア）
エラー訂正および２ビットエラー報告を行うエラー訂正
照合回路を備えたことを特徴とする。
エラー訂正照合回路がメモリ部から読み出されるデータ
に誤りを検出した場合、その誤りが１ビツトのエラーで
あれば、エラーピットを正常ビットに訂正してデータバ
スを介してメモリ制御部に送出し、一方誤りが２ビツト
のエラーであれば、エラー訂正照合回路がメモリ部から
入力された２ビットエラーを含むデータをメモリ制御部
がパリティエラーと判断できるデータに生成し、データ
バスを介してメモリ制御部へ送出する。
に誤りを検出した場合、その誤りが１ビツトのエラーで
あれば、エラーピットを正常ビットに訂正してデータバ
スを介してメモリ制御部に送出し、一方誤りが２ビツト
のエラーであれば、エラー訂正照合回路がメモリ部から
入力された２ビットエラーを含むデータをメモリ制御部
がパリティエラーと判断できるデータに生成し、データ
バスを介してメモリ制御部へ送出する。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明のデータ処理装置の一実施例を示すブロ
ック図である。
ック図である。
本発明のデータ処理装置は、プログラムおよびデータが
格納されるメモリ制御部１１と、このメモリ部１１から
データの読み出しの際のエラー訂正照合を行うためのエ
ラー訂正照合回路１２と、メモリ部１１およびエラー訂
正照合回路１２を制御するメモリ制御部１３と、プログ
ラムを実行する中央制御部１４とから構成されている。
格納されるメモリ制御部１１と、このメモリ部１１から
データの読み出しの際のエラー訂正照合を行うためのエ
ラー訂正照合回路１２と、メモリ部１１およびエラー訂
正照合回路１２を制御するメモリ制御部１３と、プログ
ラムを実行する中央制御部１４とから構成されている。
そして、エラー訂正照合回路１２は、メモリ部１１にプ
ログラムおよびデータを書き込むときにエラーコレクト
コードを生成して、メモリ部１１にプログラムおよびデ
ータと同時に書き込むためのコード付加手段１５と、メ
モリ部１１からプログラムおよびデータを読み出すとき
に誤りの有無をチェックする誤りチェック手段１６と、
プログラムおよびデータの１ビットエラー訂正を行う訂
正手段１７と、２ビットエラーの報告をする報告手段１
８とからなっている。
ログラムおよびデータを書き込むときにエラーコレクト
コードを生成して、メモリ部１１にプログラムおよびデ
ータと同時に書き込むためのコード付加手段１５と、メ
モリ部１１からプログラムおよびデータを読み出すとき
に誤りの有無をチェックする誤りチェック手段１６と、
プログラムおよびデータの１ビットエラー訂正を行う訂
正手段１７と、２ビットエラーの報告をする報告手段１
８とからなっている。
まず、中央制御部１４がメモリ部１１に何らかのプログ
ラムおよびデータを書き込む場合は、アドレスバス１９
Δ、メモリ制御部１３、アドレスバス１９Ｂを通してア
ドレスをメモリ部１１に送出する。それと同時に、デー
タバス２ＯＡ、メモリ制御部１３、データバス２０Ｂ１
エラー訂正照合回路１２、データバス２０Ｃを通してメ
モリ部１１ヘプログラムまたはデータを送出する。エラ
ー訂正照合回路１２のコード付加手段１５では、データ
バス２０．８から受は取ったプログラムまたはデータか
らエラーコレクトコードを生成し、このエラーコレクト
コードをＥＣＣバス（エラーコレクトコード生成および
エラーチェック用バス）２１を通して、データバス２０
Ｃによってメモリ部１１に送出されるプログラムまたは
データと同時にメモリ部１１の同番地へ書き込む。
ラムおよびデータを書き込む場合は、アドレスバス１９
Δ、メモリ制御部１３、アドレスバス１９Ｂを通してア
ドレスをメモリ部１１に送出する。それと同時に、デー
タバス２ＯＡ、メモリ制御部１３、データバス２０Ｂ１
エラー訂正照合回路１２、データバス２０Ｃを通してメ
モリ部１１ヘプログラムまたはデータを送出する。エラ
ー訂正照合回路１２のコード付加手段１５では、データ
バス２０．８から受は取ったプログラムまたはデータか
らエラーコレクトコードを生成し、このエラーコレクト
コードをＥＣＣバス（エラーコレクトコード生成および
エラーチェック用バス）２１を通して、データバス２０
Ｃによってメモリ部１１に送出されるプログラムまたは
データと同時にメモリ部１１の同番地へ書き込む。
次に、中央制御部１４がメモリ部１１から何らかのプロ
グラムおよびデータを読み出す場合、アドレスバス１９
Ａ１メモリ制御部１３、アドレスバス１９Ｂを通してメ
モリ部１１から読み出したいプログラムまたはデータの
アドレスをメモリ部１１に送出する。中央制御部１４か
ら送出されてきたアドレスを受信したメモリ部１１は、
エラー訂正照合回路１２に対してデータバス２０Ｃおよ
びＥＣＣバス２１を通し、プログラムまたはデータおよ
びエラーコレクトコードを送出する。メモリ部１１から
のプログラムまたデータおよびエラーコレクトコードを
受信したエラー訂正照合回路１２の誤りチェック手段１
６は、それらのデータに誤りがあるかどうかチェックす
る。
グラムおよびデータを読み出す場合、アドレスバス１９
Ａ１メモリ制御部１３、アドレスバス１９Ｂを通してメ
モリ部１１から読み出したいプログラムまたはデータの
アドレスをメモリ部１１に送出する。中央制御部１４か
ら送出されてきたアドレスを受信したメモリ部１１は、
エラー訂正照合回路１２に対してデータバス２０Ｃおよ
びＥＣＣバス２１を通し、プログラムまたはデータおよ
びエラーコレクトコードを送出する。メモリ部１１から
のプログラムまたデータおよびエラーコレクトコードを
受信したエラー訂正照合回路１２の誤りチェック手段１
６は、それらのデータに誤りがあるかどうかチェックす
る。
誤りがない場合には、誤りチェック手段１６はデータバ
ス２０Ｃを通ってきたプログラムまたはデータにパリテ
ィビットを付加し、メモリ制御部１３に送出する。メモ
リ制御部１３では、データバス２０Ｂを通してエラー訂
正照合回路１２から送られてきたデータのパリティエラ
ーをチェックして、エラーのないことを確認する。この
確認後にデータバス２ＯＡを通して中央制御部１４にＥ
ＣＣ２１から送出されてきたプログラムまたはテ゛−夕
を送出する。
ス２０Ｃを通ってきたプログラムまたはデータにパリテ
ィビットを付加し、メモリ制御部１３に送出する。メモ
リ制御部１３では、データバス２０Ｂを通してエラー訂
正照合回路１２から送られてきたデータのパリティエラ
ーをチェックして、エラーのないことを確認する。この
確認後にデータバス２ＯＡを通して中央制御部１４にＥ
ＣＣ２１から送出されてきたプログラムまたはテ゛−夕
を送出する。
一方、誤りチェック手段１６で誤りがあると判定され、
その誤りが１ビット誤りである場合は、データバス２０
Ｃを通してメモリ部１１から送出されてきたプログラム
またはデータを訂゛正手段１７にて正常データに訂正す
る。その後に、データバス２０Ｂを通してメモリ制御部
１３ヘパリテイビツトを付加して送出する。メモリ制御
部１３はデータバス２０Ｂを通してエラー訂正照合回路
１２から送出されてきたプログラムまたはテ゛−夕のパ
リティチェックを行い、エラーがなければそのままデー
タバス２ＯＡを通して中央制御部１４に送出する。
その誤りが１ビット誤りである場合は、データバス２０
Ｃを通してメモリ部１１から送出されてきたプログラム
またはデータを訂゛正手段１７にて正常データに訂正す
る。その後に、データバス２０Ｂを通してメモリ制御部
１３ヘパリテイビツトを付加して送出する。メモリ制御
部１３はデータバス２０Ｂを通してエラー訂正照合回路
１２から送出されてきたプログラムまたはテ゛−夕のパ
リティチェックを行い、エラーがなければそのままデー
タバス２ＯＡを通して中央制御部１４に送出する。
また、誤りチェック手段１６で誤りがあると判定され、
その誤りが２ビット誤りである場合は、データバス２０
ＣおよびＥＣＣバス２１を通してメモリ部１１から送出
されてきたデータを基に、メモリ制御部１３がパリティ
エラーであると判断できるデータを報告手段１８にて作
成する。そして、その後報告手段１８はデータバス２０
Ｂを通してそのデータをメモリ制御部１３に送出する。
その誤りが２ビット誤りである場合は、データバス２０
ＣおよびＥＣＣバス２１を通してメモリ部１１から送出
されてきたデータを基に、メモリ制御部１３がパリティ
エラーであると判断できるデータを報告手段１８にて作
成する。そして、その後報告手段１８はデータバス２０
Ｂを通してそのデータをメモリ制御部１３に送出する。
メモリ制御部１３はデータバス２０Ｂを通してエラー訂
正照合手段１２の報告手段１８から送出されてきたデー
タのパリティチェックを行い、パリティエラーである場
合は制御線２２を通して中央制御部１４にメモリ部１１
のリードデータが２ビット誤りであることを報告する。
正照合手段１２の報告手段１８から送出されてきたデー
タのパリティチェックを行い、パリティエラーである場
合は制御線２２を通して中央制御部１４にメモリ部１１
のリードデータが２ビット誤りであることを報告する。
以上説明したように本発明によれば、２ビットエラーの
報告をエラー訂正照合回路にて、パリティエラーとして
上位装置である中央制御部に報告するので、専用のリー
ド線を必要とすることなく、データバスを用いて２ビッ
トエラーの報告をすることができる。したがって、メモ
リ部にエラー訂正照合（ＥＣＣ）機能を追加する場合、
上位装置に２ビットエラーを受信する回路を付加あるい
は増設する工数を削減することができる。
報告をエラー訂正照合回路にて、パリティエラーとして
上位装置である中央制御部に報告するので、専用のリー
ド線を必要とすることなく、データバスを用いて２ビッ
トエラーの報告をすることができる。したがって、メモ
リ部にエラー訂正照合（ＥＣＣ）機能を追加する場合、
上位装置に２ビットエラーを受信する回路を付加あるい
は増設する工数を削減することができる。
第１図は本発明のデータ処理装置の一実施例を示すブロ
ック図である。 １１・・・・・・メモリ部、 １２・・・・・・エラー訂正照合回路、１３・・・・・
・メモリ制御部、１４・・・・・・中央制御部、１５・
・・・・・コード付加手段、 １６・・・・・・誤りチェック手段、 １７・・・・・・訂正手段、１８・・・・・・報告手段
、１９・・・・・・アドレスバス、２ｏ・・・・・・デ
ータバス、２１・・・・・・エラーコレクトコード生成
およびエラーチェック用バス、 ２２・・・・・・制御線。
ック図である。 １１・・・・・・メモリ部、 １２・・・・・・エラー訂正照合回路、１３・・・・・
・メモリ制御部、１４・・・・・・中央制御部、１５・
・・・・・コード付加手段、 １６・・・・・・誤りチェック手段、 １７・・・・・・訂正手段、１８・・・・・・報告手段
、１９・・・・・・アドレスバス、２ｏ・・・・・・デ
ータバス、２１・・・・・・エラーコレクトコード生成
およびエラーチェック用バス、 ２２・・・・・・制御線。
Claims (1)
- 【特許請求の範囲】 １、プログラムおよびデータが格納されるメモリ部と、 このメモリ部に前記プログラムおよびデータを書き込む
ときはエラーコレクトコードを付加して書き込み、前記
プログラムおよびデータを読み出すときは１ビットエラ
ー訂正および２ビットエラー報告を行うエラー訂正照合
回路と、 前記メモリ部および前記エラー訂正照合回路をアドレス
バスおよびデータバスを介して制御すると共に、前記デ
ータバスを介して受けた前記２ビットエラー報告の確認
を行うメモリ制御部と、前記プログラムを実行すると共
に、前記メモリ制御部より前記２ビットエラーの報告を
前記データバスを介して受ける中央制御部 とを具備することを特徴とするデータ処理装置。 ２、前記２ビットエラーの報告および確認はパリテイエ
ラーとして行うことを特徴とする請求項１記載のデータ
処理装置。 ３、前記エラー訂正照合回路は、前記プログラムおよび
データを前記メモリ部に書き込む際にエラーコレクトコ
ードを付加するコード付加手段と、前記メモリ部から読
み出した前記プログラムおよびデータの誤りをチックす
る誤りチェック手段と、この誤りチェック手段により検
出された誤りが１ビットエラーであるときは誤りを訂正
し前記メモリ制御部に送出する訂正手段と、前記誤りチ
ェック手段により検出された誤りが２ビットエラーであ
るときはその誤りを含むデータを前記メモリ制御部がパ
リテイエラーと判断できるデータに生成し、前記メモリ
制御部に送出する報告手段とからなることを特徴とする
請求項１記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292488A JPH03154951A (ja) | 1989-11-13 | 1989-11-13 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292488A JPH03154951A (ja) | 1989-11-13 | 1989-11-13 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154951A true JPH03154951A (ja) | 1991-07-02 |
Family
ID=17782470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292488A Pending JPH03154951A (ja) | 1989-11-13 | 1989-11-13 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154951A (ja) |
-
1989
- 1989-11-13 JP JP1292488A patent/JPH03154951A/ja active Pending
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