JPH01303823A - データ読出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ読出し装置に係り、特に、マイクロコン
ピュータ（以下マイコンとする）を搭載した主装置内の
ＲＡＭに格納されたデータをモニター可能な所謂ＲＡＭ
モニターシステムに好適するデータ読出し装置の改良に
関する。

〔従来の技術〕

マイコンを搭載した主装置１例えば自動車のエンジン電
子制御装置等にあっては、これによってエンジンを動作
させながら種々の定数、パラメータ等のデータを変更し
たり確認しながらエンジン動作をシュミレーションする
ことが行われており。

このような電子制御装置に対しては内蔵するＲＡＭ内の
データをモニターして評価することが極めて重要視され
ている。

従来、このようにマイコンによって制御される電子制御
装置内のＲＡＭデータを読み出してモニターするデータ
続出し装置としては、モニターするＲＡＭを内蔵した電
子制御装置に副装置としてのＲＡＭモニターを接続して
１次のような手順によって動作させていた。

すなわち、第６図に示すように、電子制御装置ではステ
ップ４００で読み出すデータのＲＡＭアドレス信号をＲ
ＡＭモニターから受信した後、ステップ４０１でＲＡＭ
から読み出してデータ信号を送信する。

一方、ＲＡＭモニター側では、第７図に示すように、ス
テップ５００で電子制御装置へＲＡＭアドレス信号を送
信し、ステップ５０１でＲＡＭアドレス信号に対応した
データ信号の受信完了の有無を判定し、ＹＥＳの場合に
はステップ５０２にて「正確に受信できたか」を判定す
る。ステップ５０２がＹＥＳの場合にはステップ５０３
にてデータ信号をカラーブラウン管等の表示回路へ出力
し、ステップ５０１，５０２がＮＯの場合にはステップ
５０１を繰り返していた。

〔発明が解決しようとする課題〕

しかし、このようなデータ読出し装置は、電子制御装置
側における構成が簡単であるが、電子制御装置側ではＲ
ＡＭモニターから受けたＲＡＭアドレス信号が正確であ
るか否か判定しないから。

誤ったデータ信号を送信する可能性があり、正確なデー
タ送受信が困難となる心配があった。

そこで、電子制御装置側を、第８図のように。

ステップ６００にてＲＡＭアドレス信号の受信完了の有
無を判定した後にステップ６０１にて「正確に受信でき
たか」を判定し、いずれもＹＥＳの場合にステップ６０
２にてデータ信号をＲＡＭモニターへ送信する構成も試
みられている。

この構成では、電子制御装置側でＲＡＭアドレス信号の
正否を判定するので、誤ったデータ信号を送信するおそ
れが少ない。しかし、ステップ６００．６０１の処理動
作が必要となって電子制御装置における本来の制御動作
に加えてＲＡＭアドレス信号の正否を判定してＲＡＭモ
ニターへの問い掛は信号の送信等の動作が加わり、電子
制御装置の主動作を制約したり保留する必要が生じ９本
来の動作に待ち時間が必要となる等処理動作に影響を与
える難点がある。

本発明はこのような従来の欠点を解決するためになされ
たもので、主装置側における本来の制御動作に影響を与
えることなく、主装置のデータ格納手段内のデータを副
装置へ正確に読み出し可能なデータ読出し装置を提供す
るものである。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、第１図のク
レーム対応図に示したように、データ格納手段１０３を
有する主装置１００と、この主装置１００へ読出し信号
を送信してその格納データを読み込む副装置１０４と、
これらに配置された読出し信号送信手段１０５．信号返
送手段１０１゜データ送信手段１０２．データ読取り手
段１０７および判定手段１０６を有して構成されている
。

そして、読出し信号送信手段１０５はその副装置１０４
に配置され読出し信号を送信するものであり、信号返送
手段１０１は主装置１００に配置され読出し信号を受信
して副装置１０４へ読出し信号を返送するものである。

データ送信手段１０２は主装置１００に配置され信号返
送手段１０１による読出し信号の受信によって上記デー
タ格納手段１０３から該当するデータを副装置１０４へ
送信するものであり、データ読取り手段１０７は側袋Ｗ
１０４に配置され主装置１００からのデータを読取ると
ともに表示手段１０８へ出力するものである。

判定手段１０６は返送された読出し信号および読み取り
データの正否を判断して双方が正しいときにその読取り
データをデータ読取り手段１０７から表示手段１０８へ
出力制御するものである。

〔作　用〕

このような手段を備えた本発明は、副装置１０４の読出
し信号送信手段１０５から読出し信号が主装置１００の
信号返送手段１０１に送信されると、その信号返送手段
１０１から読出し信号が副装置１０４へ返送されるとと
もに、データ送信手段１０２によってデータ格納手段１
０３から続出し信号に対応するデータが読み出されて副
装置１０４のデータ読取り手段１０７へ送信される。副
装置１０４では判定手段１０６が返送された読出し信号
およびデータ信号の正否を判定し、双方圧しいときにデ
ータ読取り手段１０７からデータ信号を表示手段１０８
へ出力する。

〔実　施　例〕

以下本発明の実施例を図面を参照して説明する。

第２図は本発明に係るデータ読出し装置の一実施例を示
すブロック図である。

主装置１００は例えば自動車のエンジンを制御する電子
制御装置であり、ＣＰＵＩにＲＯＭ３゜ＲＡＭ５を接続
して構成されている。

ＲＯＭ３はＣＰＵＩを制御するプログラムや固定データ
を格納しており、ＲＡＭ５内は変化可能な定数１種々の
パラメータ、その他−時的に格納するデータを格納して
おり、ＣＰＵＩはこれらＲＯＭ３およびＲＡＭ５からの
プログラムやデータに基づき演算処理し、制御信号をア
クチュエータ等へ出力してエンジンを制御する他、後述
する機能を有している。

ＣＰＵＩには後述する副装置１０４としてのＲＡＭモニ
ターからのＲＡＭアドレス信号を受信する受信用インタ
ーフェース７と、受信したＲＡＭアドレス信号およびＲ
ＡＭ５からのデータ信号をＣＰＵ１からＲＡＭモニター
１０４へ返送する送信用インターフェース９が接続され
ている。

一方、ＲＡＭモニター１０４はＣＰＵＩＩ、ＲＯＭＩ　
３．ＲＡＭＩ　５を有し、ＲＯＭｌ３にはＣＰＵＬＬを
制御するプログラムや固定データが格納されており、Ｒ
ＡＭ１５は一時的にデータを格納するものである。

ＣＰＵＩＩはこれらＲＯＭ１３およびＲＡＭ　１５を用
いて電子制御装置１００がらＲＡＭ５内のデータ信号を
読み込み１例えばカラーブラウン管等の表示回路１７へ
出力制御する他、後述する機能を有している。

ＣＰＵＩＩには、ＲＡＭアドレス信号を電子制御装置１
００の受信用インターフェース７へ送信する送信用イン
ターフェース１９と、電子制御装置１００の送信用イン
ターフェース９からのＲＡＭアドレス信号やデータ信号
を受信する受信用インターフェース２１が接続されてい
る。

そして、電子制御装置１００のＣＰＵＩは受信用インタ
ーフェース７で受信したＲＡＭアドレス信号を送信用イ
ンターフェース９を介して受信用インターフェース２１
へ送信する機能を有するとともに、そのＲＡＭアドレス
信号の受信によってＲＡＭ５からＲＡＭアドレス信号に
該当するアドレスのデータを送信用インターフェース９
を介して受信用インターフェース２１へ送信する信号返
送機能およびデータ出力機能を有している。

また、ＲＡＭモニター１０４におけるＣＰＵ　］１は、
ＲＡＭアドレス信号送信機能の他、電子制御装置１００
から送信されたＲＡＭアドレス信号の正否を判定すると
ともに電子制御装置１００からのデータ信号の正否を判
定し、双方が正しい場合にデータ信号を表示回路１７へ
出力する判定機能を有している。

なお、ＣＰＵＩＩで判別する信号の正否は、各ＲＡＭア
ドレス信号およびデータ信号に付加されたパリティ・ビ
ットに基づく演算やストップ・ピントの有無の判別環、
従来公知のデータ伝送誤り検出手法で行われる。

第３図は上述したＲＡＭモニター１０４と電子制御装置
１００間の信号の送受信動作順序を示すものであり１図
中符号■はＲＡＭモニター１０４からのＲＡ　Ｍアドレ
ス信号の送信、符号■は電子制御装置１００からのＲＡ
Ｍアドレス信号の返送。

符号■は電子制御装置１００からのデータ信号の送信を
示している。

このような本発明は次の第４図および第５図に示すフロ
ーチャートでより明確にあるであろう。

なお、説明の便宜上、ＲＡＭモニター１０４と電子制御
装置１００の動作手順を各々別個のフローチャートで説
明するが、これらは相互に関連して処理される。

まず、電子制御装置１００側においては、第４図に示す
ように、処理がスタートするとステップ２００にてＲＡ
Ｍモニター１０４側からのＲＡＭアドレス信号が受信さ
れ、ステップ２０１にてＣＰＵＩが送信用インターフェ
ース９を介してＲＡＭアドレス信号をＲＡＭモニター１
０４側へ返送する。

そして、ステップ２０２にてＣＰＵＩがＲＡＭ５からＲ
ＡＭアドレス信号に対応する格納データを読み出してＲ
ＡＭモニター１０４側へ送信し。

所定のステップへリターンされる。

また、ＲＡＭモニター１０４側においては、第５図に示
すように、処理スタートすると、ステップ３００にて電
子制御装置１００からの返送ＲＡＭアドレス信号を受信
し、ステップ３０１にてＣＰＵ１１が［正確に受信でき
たか」を判定する。

ステップ３０１がＮＯのときステップ３０２にてＣＰＵ
Ｉ　１はエラーフラグ（レジスタ）を「１」に設定し、
続くステップ３０３にてデータ信号の受信完了の有無を
判定し、上記ステップ３０１がＹＥＳのときには直接ス
テップ３０３に移る。

ステップ３０３がＮＯのときにはステップ３０９にてｃ
ｐｕ　ｔ　を内のタイマーが「０」か否か判定され、Ｎ
Ｏのときにはステップ３０３に戻り。

ＹＥＳのときには後述するステップ３０８に移る。

このステップ３０９の処理は、所定の時間内にデータ信
号の受信が完了しない時に処理を停止するものである。

ステップ３０３がＹＥＳのときには、ステップ３０４に
てＣＰＵＩ　１が「正確に受信できたか」を判定し、Ｙ
ＥＳのときには続くステップ３０５にてエラーフラグが
「１」か否を判定する。

ステップ３０５がＮｏのときには、ステップ３０６にて
ＣＰＵＩＩが電子制御装置１００からのＲＡＭアドレス
信号およびデータ信号が双方とも正しいか否を判定し、
ＹＥＳのときにはステップ３０８にてＣＰＵＩ　１がデ
ータ信号を表示回路１７へ出力する。

次のステップ３０８にてエラーフラグの内容を「０」に
変えてリターンされる。

なお、ステップ３０４〜３０６の判定処理がＮＯ，ＹＥ
Ｓ、Ｎｏのときには各々の処理から直接ステップ３０８
へ移る。

このように構成された本発明のデータ読出し装置は、主
装置として電子制御装置１００を例にしたが、マイコン
を搭載した種々の電子回路装置が想定され、副装置につ
いてもＲＡＭモニター１０４に限らず種々の評価装置が
想定され、主装置１００内のデータ格納手段１０３の格
納データを副装置１０４からの指示によって読み出すシ
ステムに広く利用可能である。主装置１００および副装
置１０４は同一機器内に配置したり別個の機器とするこ
とがある。

さらに１本発明では、主装置１００からの読出し信号の
返送およびデータ信号の送信順序は任意である。

〔発明の効果〕

以上説明したように本発明は、読み出すデータを格納し
たデータ格納手段を有する主装置側では読出し信号の判
定をせずに、受信読出し信号および読出し信号に対応す
るデータ信号を主装置から送信し、副装置側にてそれら
データ信号と返送された読出し信号の正否を判定する構
成としたから。

主装置側の構成や処理手順が極めて簡単となるとともに
、読出し信号の判定時間が不要となって主装置における
本来の主制御動作に影響を与え難い。

しかも、副装置においては読出し信号およびデータ信号
が判定されるから、読み出しデータの誤りも検知除去可
能となる。

なお、データの伝送においてシリアルデータは。

パラレルデータ伝送に比べて伝送時間がかかるうえデー
タのビット誤りが発生する可能性が高いから１本発明は
シリアルデータの読み出しに好適する。

【図面の簡単な説明】

第１図は本発明に係るデータ読出し装置のクレーム対応
図、第２図は本発明のデータ読出し装置の一実施例を示
すブロック図、第３図は第２図の主副装面間の信号の送
受信順序を説明する図、第４図は第２図の主装置の動作
手順を示すフローチャート、第５図は第２図の副装置の
動作手順を示すフローチャート、第６図〜第８図は従来
のデータ読出し装置における動作手順を示すフローチャ
−トである。 １，１１・・・・・・ＣＰＵ ３．１３・・・・・・ＲＯＭ ５．１５・・・・・・ＲＡＭ

Claims (1)

【特許請求の範囲】
1. （１）データ格納手段を有する主装置と、この主装置へ
   読出し信号を送信して格納データを読み込む副装置から
   構成され、 前記副装置に配置され前記読出し信号を送信する読出し
   信号送信手段と、 前記主装置に配置され前記読出し信号を受信して前記副
   装置へ返送する信号返送手段と、前記主装置に配置され
   前記信号返送手段の前記読出し信号の受信によって前記
   データ格納手段から該当するデータを前記副装置へ出力
   するデータ送信手段と、 前記副装置に配置され前記主装置からのデータを読取る
   とともに表示手段へ出力するデータ読取り手段と、 前記副装置に配置され返送された前記読出し信号および
   前記データ信号の正否を判断して双方が正しいときに前
   記データ信号を前記データ読取り手段から前記表示手段
   へ出力制御する判定手段と、を具備してなることを特徴
   とするデータ読出し装置。