JP2980550B2 - 通信装置 - Google Patents
通信装置Info
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- JP2980550B2 JP2980550B2 JP8100227A JP10022796A JP2980550B2 JP 2980550 B2 JP2980550 B2 JP 2980550B2 JP 8100227 A JP8100227 A JP 8100227A JP 10022796 A JP10022796 A JP 10022796A JP 2980550 B2 JP2980550 B2 JP 2980550B2
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- Japan
- Prior art keywords
- data
- bus
- transmission
- cpu
- external device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
- Computer And Data Communications (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
ンを設け、二系統のバスラインの各データバスに同一の
データを各CPUからそれぞれ送出可能にし、該両方の
データを比較して、該両方のデータの不一致を検出した
場合に、データを外部へ伝送不能にする通信装置に関す
る。
および図4に示すようなものがある。すなわち、各CP
U1からバスラインがそれぞれ延ばされ、両方のバスラ
インのデータバス2に同一のデータを各CPU1からそ
れぞれ送出可能にし、その両方のデータを比較回路3に
より比較し、CPU1の故障やソフトウエアの暴走によ
りデータが不一致になると、比較回路3はこの不一致を
検出してリレー4のコイルが通電しなくなり、リレー4
の接点が開いて、通信線が遮断され、データの送信制御
がなされ、送信装置5からデータが外部へ送信不能にし
ている。以上の一連の動作により、不一致のデータを送
信しないようにして、鉄道信号機などの外部の装置のフ
ェールセーフ性や信頼性を高めるようにしている。ま
た、送信するデータにはデータの誤りを検出するための
チェックコードが含まれている。
うな従来の通信装置では、図3および図4に示すよう
に、比較回路3が不一致を検出してからリレー4のコイ
ルが通電しなくなり、リレー4の接点が開いて、通信線
を遮断し、データを外部へ送信不能にする迄に最低でも
数十msの時間がかかる。それにより、例えばデータの
送信が高速化した場合には、二系統の一方のCPUがそ
の故障等によって、不一致のデータを送出し、比較回路
3がデータの不一致を検出し、リレー4のコイルに通電
しなくなり、接点が開いて、不一致のデータの送信を制
御するときは、不一致のデータが外部の装置に送信され
た後、すなわち、外部の装置への送信が終了した後にな
り、フェールセーフ性等を確保することができないで、
本従来の通信装置をそのまま用いることができない。
4の状態が変化するか否かを待って、データを外部の装
置へ送信するようにしもよいが、リレー4の状態が変化
するか否かを待ってデータを送信したのでは、データ送
信の高速化を図ることができないという問題点があっ
た。本発明は、このような従来の問題点に着目してなさ
れたもので、二系統の一方のバスラインのデータバスと
他方の系統のバスラインのアドレスバスとを組み合わせ
て出力用のバスラインを構成して、二系統のCPUの一
方が故障などした際に、各CPUから送出したデータと
チェックコードとが対応しないようになり、対応しない
ことを外部の装置で検出可能にすれば、外部の装置は送
信されたデータでは作動しないようになり、外部の装置
の誤作動を防止して、リレーの状態が変化するか否かを
待たないで、データを外部の装置へ送信することが可能
になり、データ送信の高速化を図ることができるととも
に、フェールセーフ性や信頼性を向上することができる
通信装置を提供することを目的としている。
めの本発明の要旨とするところは、次に記載された事項
に存する。二系統のバスライン(20)を設け、二系統
のバスライン(20)の各データバス(21)に同一の
データを各CPU(11)からそれぞれ送出可能にし、
該両方のデータを比較して、該両方のデータの不一致を
検出した場合に、データを外部へ伝送不能にする通信装
置において、前記二系統の一方のバスライン(20)の
データバス(21)と、他方の系統のバスライン(2
0)のアドレスバス(22)とを組み合わせて、外部へ
データを伝送するための出力用のバスライン(20)を
構成したことを特徴とする通信装置。
用のバスライン(20)が、二系統の一方のバスライン
(20)のデータバス(21)と、他方の系統のバスラ
イン(20)のアドレスバス(22)とを組み合わせて
構成されているので、二系統の一方のCPU(11)が
その故障等によって、そのCPU(11)が誤ったアド
レス情報を送出した場合には、アドレスが指定されない
か、または、アドレスが指定された際にも、例えば送信
装置の誤ったアドレスに他の系統から送出されたデータ
を書き込むので、データが順番どおりに送信されない
で、データを受信した外部の装置は、チェックコードと
データとが対応しないことを検出でき、外部の装置が受
信したデータで動作することがなく、誤動作を防止する
ことができる。
がその故障等によって、そのCPU(11)が誤ったデ
ータを送出した場合には、アドレスは指定されるが、送
信装置に他の系統から送出された誤ったデータを書き込
むので、外部の装置は、チェックコードとデータとが対
応しないことを検出でき、外部の装置が受信したデータ
で動作することがなく、同じく誤動作を防止することが
できる。それにより、例えば、比較回路(13)がデー
タの不一致を検出してからリレー(16)が作動して、
データを外部へ送信不能にする迄に最低でも例えば数十
msの時間を費やすことから、不一致のデータの送信制
御が遅れて、送信装置(30)から誤ったデータやチェ
ックコードが外部の装置へ送信されるが、この場合であ
っても、外部の装置は、受信したデータとチェックコー
ドとが対応しないことを検出でき、外部の装置が受信し
たデータによって誤作動しないようになる。すなわち、
例えばリレー(16)の状態が変化するか否かを待たな
いで、データを外部の装置へ送信しても、外部の装置が
誤作動することがないので、データ送信の高速化を図る
ことができる。
施の形態を説明する。図1および図2は本発明の一実施
の形態を示している。図1に示すように、コンピュータ
10のマザーボードには、A系およびB系のCPU11
および各CPU11に対応するA系およびB系のバッフ
ァIC15、並びに、比較回路13および振子回路14
がそれぞれ設けられている。CPU11にはメモリバス
によってメモリ12が接続されている。本CPU11
は、後述する送信装置30のクロックに同期してデータ
を生成し、送出するバス同期式のものである。ここで、
データとは、ブロック単位で送出され、情報フィールド
や、誤り検出用のチェック符号などである。
0が延ばされ、B系のCPU11からB系のバスライン
20が延ばされている。A系のバスライン20のデータ
バス21は、B系のバッファIC15を介して延ばさ
れ、B系のバスライン20を構成するようになる。A系
のバスライン20のアドレスバス22は、A系のバッフ
ァIC15を介して延ばされ、そのままA系のバスライ
ン20を構成している。また、A系のバスライン20の
コントロールバス23は、そのままA系のバスライン2
0を構成している。
21は、A系のバッファIC15を介して延ばされ、A
系のバスライン20を構成するようになる。B系のバス
ライン20のアドレスバス22は、B系のバッファIC
15を介して延ばされ、そのままB系のバスライン20
を構成している。また、B系のバスライン20のコント
ロールバス23は、そのままB系のバスライン20を構
成している。すなわち、B系のデータバス21、A系の
アドレスバス22およびA系のコントロールバス23に
よりA系のバスライン20が構成されている。また、A
系のデータバス21、B系のアドレスバス22およびB
系のコントロールバス23によりB系のバスライン20
が構成されている。
のデータと、B系のデータバス21上のデータとが一致
するか否かを検出するもので、検出信号を振子回路14
に出力する。比較回路13はCPU11内に構成しても
よい。振子回路14の出力端子には接点のリレー16の
コイルが接続され、振子回路14に不一致信号が入力さ
れると、リレー16のコイルが通電しなくなり、リレー
16の接点が開成するように構成されている。リレー1
6の接点は、後記送信制御部32に設けられており、リ
レー16のコイルが通電しなくなると、その接点が開い
て通信線を遮断するように構成されている。
装置30には、A系のバスライン20である出力用のバ
スライン20が接続されている。送信装置30には送信
制御部32を介して通信線で外部の装置に接続されてい
る。外部の装置としては、鉄道、道路用の信号機、およ
び、端末装置などがこれに該当する。信号機には、デー
タを受信するための受信装置、データを処理するための
CPU、信号機を駆動制御するためのコントロール部な
どが内装されている。信号機内のCPUは、データとチ
ェックコードとを対応させ、データとチェックコードと
が対応しないことを検出した場合には、当該するデータ
等を破棄し、その破棄情報をコンピュータ10にフィー
ドバックするように構成されている。また、送信上にお
けるデータのエラー検出は、CRC( Cyclic Redundanc
y Check ) やチェックサム方式やパリティチェック方式
などによって行なわれる。本実施の形態ではA系のバス
ライン20にて出力用のバスライン20を構成したが、
B系のバスライン20にて構成してもよい。
て説明する。ステップ1において、A系およびB系のC
PU11から各データバス21にデータがそれぞれ送出
されると、両方のデータが比較回路13に送られ、ステ
ップ2において、比較回路13が両データを比較する。
ステップ3において、両データが一致すれば、振子回路
14に一致信号が出力され、リレー16のコイルに通電
して、送信制御部32の接点が閉じられ、通信線は遮断
されないで、送信装置30から送信制御部32を介して
外部の装置へデータ送信可能な状態に維持される。
ータは、A系のデータバス21を経てB系のバッファI
C15に送られ、B系のCPU11のバス制御信号によ
り、B系のバスライン20に送られる。また、A系のC
PU11から送出されたアドレス情報は、A系のアドレ
スバス22を経てA系のバッファIC15に送られ、A
系のバス制御信号により、A系のバスライン20に送ら
れる。B系のCPU11から送出されたデータは、B系
のデータバス21を経てA系のバッファIC15に送ら
れ、A系のバス制御信号により、A系のバスライン20
に送られる。また、B系のCPU11から送出されたア
ドレス情報は、B系のアドレスバス22を経てB系のバ
ッファIC15に送られ、B系のバス制御信号により、
B系のバスライン20に送られる。
アドレスにより、送信装置30が選択される。B系のC
PU11のデータは、送信装置30の送信バッファにア
ドレス順に書き込まれ、B系のCPU11のデータが、
送信装置30のI/Oポートから送信制御部32を介し
て通信線を通って外部の装置にアドレス順に送られる。
B系のCPU11のデータが外部の装置に送信される
と、外部の装置は前記CRCによってデータのエラーチ
ェックを行ない、ステップ7において、送信上における
データのエラーが無ければ、ステップ8において、当該
データによって外部の装置が駆動制御される。ステップ
12において、新たなデータの要求が有れば、コンピュ
ータにデータの要求がなされ、新たなデータの要求が無
ければ、ステップ13において、当該外部の装置へのデ
ータ送信が終了する。
タのエラーが有れば、ステップ9において、当該エラー
を有するデータが破棄され、ステップ10において、デ
ータの要求が有れば、データ要求がコンピュータ10へ
なされる。データ要求されたコンピュータ10は、再
度、データを各CPU11から送出する。ステップ10
において、データの要求が無ければ、ステップ11にお
いて、当該外部の装置へのデータ送信が終了する。
のCPU11が誤ったアドレスを送出した場合には、A
系のCPU11のアドレスによっては送信装置30が選
択されないか、または送信装置30が選択されても、送
信装置30の送信バッファのアドレスが誤って指定さ
れ、B系のCPU11のデータは、送信装置30の送信
バッファに誤って書き込まれ、送信装置30のI/Oポ
ートから誤ったデータが外部の装置へ送信されるおそれ
がある。
ータが不一致であっても、ステップ4において、所要時
間(比較回路13が両データの不一致を検出してからリ
レー16のコイルが通電しなくなり、リレー16の接点
が開き、通信線が物理的に遮断され、データを外部の装
置へ送信不能にする迄の時間)が経過していなければ、
リレー16による不一致のデータの送信制御が遅れて、
送信制御部32内のリレー16の接点が依然として閉じ
た状態のままで、通信線が物理的に遮断されないで、ス
テップ5において、送信装置30から送信制御部32を
介して誤ったデータが外部の装置へ送信される。前後し
て、比較回路13がA系のCPU11のデータと、B系
のCPU11のデータとの不一致を検出して、リレー1
6のコイルが通電しなくなり、送信制御部32内リレー
16の接点が開き、通信線が遮断され、物理的にデータ
送信不能な状態になる。しかしながら、既に、送信装置
30から送信制御部32を介して誤ったデータが外部の
装置へ送信されている。
合でも、外部の装置はデータとチェックコードとが対応
しないことを検出し、ステップ7において、データエラ
ーならば、ステップ9において、そのデータは破棄さ
れ、そのデータによっては外部の装置が作動することは
ない。送信してから一定時間経過しても、データ等を受
信した旨の信号がCPU11に返されない場合、また、
データ等を破棄した場合、その破棄情報はコンピュータ
10にフィードバックされ、再度のデータ送信が行なわ
れる。また、B系のCPU11がその故障等によって、
B系のCPU11のCPU11が誤ったデータを送出す
る一方、A系のCPU11がアドレスを送出し、アドレ
スおよび誤ったデータが送信装置30から送信制御部3
2に送られるおそれがある。
送信制御部32内のリレー16の接点が依然として閉じ
た状態のままで、通信線が物理的に遮断されなければ、
ステップ5において、送信装置30から送信制御部32
を介して誤ったデータが外部の装置へ送信される。誤っ
たデータが外部の装置へ送信された場合でも、外部の装
置が、データとチェックコードとを対応させ、受信した
データがエラーであることを検出し、ステップ7におい
て、エラーならば、ステップ9において、そのデータは
破棄され、その誤ったデータによっては外部の装置が作
動することはない。データ等を破棄した場合、その破棄
情報はコンピュータ10にフィードバックされる。一
方、ステップ4において、所要時間が経過すれば、リレ
ー16のコイルに通電しなくなり、リレー16の接点が
開き、通信線が物理的に遮断され、データは送信されな
いか、または、送信されていても中止される。
統の一方のバスラインのデータバスと他方の系統のバス
ラインのアドレスバスとを組み合わせて出力用のバスラ
インを構成したので、二系統の一方のCPUが故障など
した際に、外部の装置が各CPUから送出したデータエ
ラーを検出し、エラーの場合に外部の装置が受信したデ
ータでは動作しないようにすれば、外部の装置の誤作動
を防止することができ、例えばリレーが作動するか否か
を待たないで、データを外部の装置へ送信することが可
能になり、データ送信の高速化を図ることができるとと
もに、フェールセーフ性や信頼性を向上することができ
る。
である。
ャ−トである。
Claims (1)
- 【請求項1】二系統のバスラインを設け、二系統のバス
ラインの各データバスに同一のデータを各CPUからそ
れぞれ送出可能にし、該両方のデータを比較して、該両
方のデータの不一致を検出した場合に、データを外部へ
伝送不能にする通信装置において、 前記二系統の一方のバスラインのデータバスと、他方の
系統のバスラインのアドレスバスとを組み合わせて、外
部へデータを伝送するための出力用のバスラインを構成
したことを特徴とする通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8100227A JP2980550B2 (ja) | 1996-04-22 | 1996-04-22 | 通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8100227A JP2980550B2 (ja) | 1996-04-22 | 1996-04-22 | 通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09288630A JPH09288630A (ja) | 1997-11-04 |
JP2980550B2 true JP2980550B2 (ja) | 1999-11-22 |
Family
ID=14268405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8100227A Expired - Lifetime JP2980550B2 (ja) | 1996-04-22 | 1996-04-22 | 通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2980550B2 (ja) |
-
1996
- 1996-04-22 JP JP8100227A patent/JP2980550B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09288630A (ja) | 1997-11-04 |
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