JP2980550B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二系統のバスライ
ンを設け、二系統のバスラインの各データバスに同一の
データを各ＣＰＵからそれぞれ送出可能にし、該両方の
データを比較して、該両方のデータの不一致を検出した
場合に、データを外部へ伝送不能にする通信装置に関す
る。

【０００２】

【従来の技術】従来の通信装置としては、例えば、図３
および図４に示すようなものがある。すなわち、各ＣＰ
Ｕ１からバスラインがそれぞれ延ばされ、両方のバスラ
インのデータバス２に同一のデータを各ＣＰＵ１からそ
れぞれ送出可能にし、その両方のデータを比較回路３に
より比較し、ＣＰＵ１の故障やソフトウエアの暴走によ
りデータが不一致になると、比較回路３はこの不一致を
検出してリレー４のコイルが通電しなくなり、リレー４
の接点が開いて、通信線が遮断され、データの送信制御
がなされ、送信装置５からデータが外部へ送信不能にし
ている。以上の一連の動作により、不一致のデータを送
信しないようにして、鉄道信号機などの外部の装置のフ
ェールセーフ性や信頼性を高めるようにしている。ま
た、送信するデータにはデータの誤りを検出するための
チェックコードが含まれている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の通信装置では、図３および図４に示すよう
に、比較回路３が不一致を検出してからリレー４のコイ
ルが通電しなくなり、リレー４の接点が開いて、通信線
を遮断し、データを外部へ送信不能にする迄に最低でも
数十ｍｓの時間がかかる。それにより、例えばデータの
送信が高速化した場合には、二系統の一方のＣＰＵがそ
の故障等によって、不一致のデータを送出し、比較回路
３がデータの不一致を検出し、リレー４のコイルに通電
しなくなり、接点が開いて、不一致のデータの送信を制
御するときは、不一致のデータが外部の装置に送信され
た後、すなわち、外部の装置への送信が終了した後にな
り、フェールセーフ性等を確保することができないで、
本従来の通信装置をそのまま用いることができない。

【０００４】フェールセーフ性等を確保すべく、リレー
４の状態が変化するか否かを待って、データを外部の装
置へ送信するようにしもよいが、リレー４の状態が変化
するか否かを待ってデータを送信したのでは、データ送
信の高速化を図ることができないという問題点があっ
た。本発明は、このような従来の問題点に着目してなさ
れたもので、二系統の一方のバスラインのデータバスと
他方の系統のバスラインのアドレスバスとを組み合わせ
て出力用のバスラインを構成して、二系統のＣＰＵの一
方が故障などした際に、各ＣＰＵから送出したデータと
チェックコードとが対応しないようになり、対応しない
ことを外部の装置で検出可能にすれば、外部の装置は送
信されたデータでは作動しないようになり、外部の装置
の誤作動を防止して、リレーの状態が変化するか否かを
待たないで、データを外部の装置へ送信することが可能
になり、データ送信の高速化を図ることができるととも
に、フェールセーフ性や信頼性を向上することができる
通信装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところは、次に記載された事項
に存する。二系統のバスライン（２０）を設け、二系統
のバスライン（２０）の各データバス（２１）に同一の
データを各ＣＰＵ（１１）からそれぞれ送出可能にし、
該両方のデータを比較して、該両方のデータの不一致を
検出した場合に、データを外部へ伝送不能にする通信装
置において、前記二系統の一方のバスライン（２０）の
データバス（２１）と、他方の系統のバスライン（２
０）のアドレスバス（２２）とを組み合わせて、外部へ
データを伝送するための出力用のバスライン（２０）を
構成したことを特徴とする通信装置。

【０００６】次に、発明の作用について説明する。出力
用のバスライン（２０）が、二系統の一方のバスライン
（２０）のデータバス（２１）と、他方の系統のバスラ
イン（２０）のアドレスバス（２２）とを組み合わせて
構成されているので、二系統の一方のＣＰＵ（１１）が
その故障等によって、そのＣＰＵ（１１）が誤ったアド
レス情報を送出した場合には、アドレスが指定されない
か、または、アドレスが指定された際にも、例えば送信
装置の誤ったアドレスに他の系統から送出されたデータ
を書き込むので、データが順番どおりに送信されない
で、データを受信した外部の装置は、チェックコードと
データとが対応しないことを検出でき、外部の装置が受
信したデータで動作することがなく、誤動作を防止する
ことができる。

【０００７】また、二つの系統の他方のＣＰＵ（１１）
がその故障等によって、そのＣＰＵ（１１）が誤ったデ
ータを送出した場合には、アドレスは指定されるが、送
信装置に他の系統から送出された誤ったデータを書き込
むので、外部の装置は、チェックコードとデータとが対
応しないことを検出でき、外部の装置が受信したデータ
で動作することがなく、同じく誤動作を防止することが
できる。それにより、例えば、比較回路（１３）がデー
タの不一致を検出してからリレー（１６）が作動して、
データを外部へ送信不能にする迄に最低でも例えば数十
ｍｓの時間を費やすことから、不一致のデータの送信制
御が遅れて、送信装置（３０）から誤ったデータやチェ
ックコードが外部の装置へ送信されるが、この場合であ
っても、外部の装置は、受信したデータとチェックコー
ドとが対応しないことを検出でき、外部の装置が受信し
たデータによって誤作動しないようになる。すなわち、
例えばリレー（１６）の状態が変化するか否かを待たな
いで、データを外部の装置へ送信しても、外部の装置が
誤作動することがないので、データ送信の高速化を図る
ことができる。

【０００８】

【発明の実施の形態】以下、図面に基づき本発明の一実
施の形態を説明する。図１および図２は本発明の一実施
の形態を示している。図１に示すように、コンピュータ
１０のマザーボードには、Ａ系およびＢ系のＣＰＵ１１
および各ＣＰＵ１１に対応するＡ系およびＢ系のバッフ
ァＩＣ１５、並びに、比較回路１３および振子回路１４
がそれぞれ設けられている。ＣＰＵ１１にはメモリバス
によってメモリ１２が接続されている。本ＣＰＵ１１
は、後述する送信装置３０のクロックに同期してデータ
を生成し、送出するバス同期式のものである。ここで、
データとは、ブロック単位で送出され、情報フィールド
や、誤り検出用のチェック符号などである。

【０００９】Ａ系のＣＰＵ１１からＡ系のバスライン２
０が延ばされ、Ｂ系のＣＰＵ１１からＢ系のバスライン
２０が延ばされている。Ａ系のバスライン２０のデータ
バス２１は、Ｂ系のバッファＩＣ１５を介して延ばさ
れ、Ｂ系のバスライン２０を構成するようになる。Ａ系
のバスライン２０のアドレスバス２２は、Ａ系のバッフ
ァＩＣ１５を介して延ばされ、そのままＡ系のバスライ
ン２０を構成している。また、Ａ系のバスライン２０の
コントロールバス２３は、そのままＡ系のバスライン２
０を構成している。

【００１０】一方、Ｂ系のバスライン２０のデータバス
２１は、Ａ系のバッファＩＣ１５を介して延ばされ、Ａ
系のバスライン２０を構成するようになる。Ｂ系のバス
ライン２０のアドレスバス２２は、Ｂ系のバッファＩＣ
１５を介して延ばされ、そのままＢ系のバスライン２０
を構成している。また、Ｂ系のバスライン２０のコント
ロールバス２３は、そのままＢ系のバスライン２０を構
成している。すなわち、Ｂ系のデータバス２１、Ａ系の
アドレスバス２２およびＡ系のコントロールバス２３に
よりＡ系のバスライン２０が構成されている。また、Ａ
系のデータバス２１、Ｂ系のアドレスバス２２およびＢ
系のコントロールバス２３によりＢ系のバスライン２０
が構成されている。

【００１１】比較回路１３は、Ａ系のデータバス２１上
のデータと、Ｂ系のデータバス２１上のデータとが一致
するか否かを検出するもので、検出信号を振子回路１４
に出力する。比較回路１３はＣＰＵ１１内に構成しても
よい。振子回路１４の出力端子には接点のリレー１６の
コイルが接続され、振子回路１４に不一致信号が入力さ
れると、リレー１６のコイルが通電しなくなり、リレー
１６の接点が開成するように構成されている。リレー１
６の接点は、後記送信制御部３２に設けられており、リ
レー１６のコイルが通電しなくなると、その接点が開い
て通信線を遮断するように構成されている。

【００１２】外部の装置にデータを送信するための送信
装置３０には、Ａ系のバスライン２０である出力用のバ
スライン２０が接続されている。送信装置３０には送信
制御部３２を介して通信線で外部の装置に接続されてい
る。外部の装置としては、鉄道、道路用の信号機、およ
び、端末装置などがこれに該当する。信号機には、デー
タを受信するための受信装置、データを処理するための
ＣＰＵ、信号機を駆動制御するためのコントロール部な
どが内装されている。信号機内のＣＰＵは、データとチ
ェックコードとを対応させ、データとチェックコードと
が対応しないことを検出した場合には、当該するデータ
等を破棄し、その破棄情報をコンピュータ１０にフィー
ドバックするように構成されている。また、送信上にお
けるデータのエラー検出は、ＣＲＣ( Cyclic Redundanc
y Check ) やチェックサム方式やパリティチェック方式
などによって行なわれる。本実施の形態ではＡ系のバス
ライン２０にて出力用のバスライン２０を構成したが、
Ｂ系のバスライン２０にて構成してもよい。

【００１３】次に、図２に基づいて、発明の作用につい
て説明する。ステップ１において、Ａ系およびＢ系のＣ
ＰＵ１１から各データバス２１にデータがそれぞれ送出
されると、両方のデータが比較回路１３に送られ、ステ
ップ２において、比較回路１３が両データを比較する。
ステップ３において、両データが一致すれば、振子回路
１４に一致信号が出力され、リレー１６のコイルに通電
して、送信制御部３２の接点が閉じられ、通信線は遮断
されないで、送信装置３０から送信制御部３２を介して
外部の装置へデータ送信可能な状態に維持される。

【００１４】一方、Ａ系のＣＰＵ１１から送出されたデ
ータは、Ａ系のデータバス２１を経てＢ系のバッファＩ
Ｃ１５に送られ、Ｂ系のＣＰＵ１１のバス制御信号によ
り、Ｂ系のバスライン２０に送られる。また、Ａ系のＣ
ＰＵ１１から送出されたアドレス情報は、Ａ系のアドレ
スバス２２を経てＡ系のバッファＩＣ１５に送られ、Ａ
系のバス制御信号により、Ａ系のバスライン２０に送ら
れる。Ｂ系のＣＰＵ１１から送出されたデータは、Ｂ系
のデータバス２１を経てＡ系のバッファＩＣ１５に送ら
れ、Ａ系のバス制御信号により、Ａ系のバスライン２０
に送られる。また、Ｂ系のＣＰＵ１１から送出されたア
ドレス情報は、Ｂ系のアドレスバス２２を経てＢ系のバ
ッファＩＣ１５に送られ、Ｂ系のバス制御信号により、
Ｂ系のバスライン２０に送られる。

【００１５】ステップ５において、Ａ系のＣＰＵ１１の
アドレスにより、送信装置３０が選択される。Ｂ系のＣ
ＰＵ１１のデータは、送信装置３０の送信バッファにア
ドレス順に書き込まれ、Ｂ系のＣＰＵ１１のデータが、
送信装置３０のＩ／Ｏポートから送信制御部３２を介し
て通信線を通って外部の装置にアドレス順に送られる。
Ｂ系のＣＰＵ１１のデータが外部の装置に送信される
と、外部の装置は前記ＣＲＣによってデータのエラーチ
ェックを行ない、ステップ７において、送信上における
データのエラーが無ければ、ステップ８において、当該
データによって外部の装置が駆動制御される。ステップ
１２において、新たなデータの要求が有れば、コンピュ
ータにデータの要求がなされ、新たなデータの要求が無
ければ、ステップ１３において、当該外部の装置へのデ
ータ送信が終了する。

【００１６】一方、ステップ７において、送信上のデー
タのエラーが有れば、ステップ９において、当該エラー
を有するデータが破棄され、ステップ１０において、デ
ータの要求が有れば、データ要求がコンピュータ１０へ
なされる。データ要求されたコンピュータ１０は、再
度、データを各ＣＰＵ１１から送出する。ステップ１０
において、データの要求が無ければ、ステップ１１にお
いて、当該外部の装置へのデータ送信が終了する。

【００１７】Ａ系のＣＰＵ１１の故障等によって、Ａ系
のＣＰＵ１１が誤ったアドレスを送出した場合には、Ａ
系のＣＰＵ１１のアドレスによっては送信装置３０が選
択されないか、または送信装置３０が選択されても、送
信装置３０の送信バッファのアドレスが誤って指定さ
れ、Ｂ系のＣＰＵ１１のデータは、送信装置３０の送信
バッファに誤って書き込まれ、送信装置３０のＩ／Ｏポ
ートから誤ったデータが外部の装置へ送信されるおそれ
がある。

【００１８】このとき、ステップ３において、両方のデ
ータが不一致であっても、ステップ４において、所要時
間（比較回路１３が両データの不一致を検出してからリ
レー１６のコイルが通電しなくなり、リレー１６の接点
が開き、通信線が物理的に遮断され、データを外部の装
置へ送信不能にする迄の時間）が経過していなければ、
リレー１６による不一致のデータの送信制御が遅れて、
送信制御部３２内のリレー１６の接点が依然として閉じ
た状態のままで、通信線が物理的に遮断されないで、ス
テップ５において、送信装置３０から送信制御部３２を
介して誤ったデータが外部の装置へ送信される。前後し
て、比較回路１３がＡ系のＣＰＵ１１のデータと、Ｂ系
のＣＰＵ１１のデータとの不一致を検出して、リレー１
６のコイルが通電しなくなり、送信制御部３２内リレー
１６の接点が開き、通信線が遮断され、物理的にデータ
送信不能な状態になる。しかしながら、既に、送信装置
３０から送信制御部３２を介して誤ったデータが外部の
装置へ送信されている。

【００１９】誤ったデータが外部の装置へ送信された場
合でも、外部の装置はデータとチェックコードとが対応
しないことを検出し、ステップ７において、データエラ
ーならば、ステップ９において、そのデータは破棄さ
れ、そのデータによっては外部の装置が作動することは
ない。送信してから一定時間経過しても、データ等を受
信した旨の信号がＣＰＵ１１に返されない場合、また、
データ等を破棄した場合、その破棄情報はコンピュータ
１０にフィードバックされ、再度のデータ送信が行なわ
れる。また、Ｂ系のＣＰＵ１１がその故障等によって、
Ｂ系のＣＰＵ１１のＣＰＵ１１が誤ったデータを送出す
る一方、Ａ系のＣＰＵ１１がアドレスを送出し、アドレ
スおよび誤ったデータが送信装置３０から送信制御部３
２に送られるおそれがある。

【００２０】このとき、ステップ４において、同じく、
送信制御部３２内のリレー１６の接点が依然として閉じ
た状態のままで、通信線が物理的に遮断されなければ、
ステップ５において、送信装置３０から送信制御部３２
を介して誤ったデータが外部の装置へ送信される。誤っ
たデータが外部の装置へ送信された場合でも、外部の装
置が、データとチェックコードとを対応させ、受信した
データがエラーであることを検出し、ステップ７におい
て、エラーならば、ステップ９において、そのデータは
破棄され、その誤ったデータによっては外部の装置が作
動することはない。データ等を破棄した場合、その破棄
情報はコンピュータ１０にフィードバックされる。一
方、ステップ４において、所要時間が経過すれば、リレ
ー１６のコイルに通電しなくなり、リレー１６の接点が
開き、通信線が物理的に遮断され、データは送信されな
いか、または、送信されていても中止される。

【００２１】

【発明の効果】本発明にかかる通信装置によれば、二系
統の一方のバスラインのデータバスと他方の系統のバス
ラインのアドレスバスとを組み合わせて出力用のバスラ
インを構成したので、二系統の一方のＣＰＵが故障など
した際に、外部の装置が各ＣＰＵから送出したデータエ
ラーを検出し、エラーの場合に外部の装置が受信したデ
ータでは動作しないようにすれば、外部の装置の誤作動
を防止することができ、例えばリレーが作動するか否か
を待たないで、データを外部の装置へ送信することが可
能になり、データ送信の高速化を図ることができるとと
もに、フェールセーフ性や信頼性を向上することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す通信装置の概念図
である。

【図２】本発明の一実施の形態を示す通信装置のフロチ
ャ−トである。

【図３】従来例を示す通信装置の概念図である。

【図４】従来例を示す通信装置の作用説明図である。

【符号の説明】

１０…コンピュータ １１…ＣＰＵ １２…メモリ １３…比較回路 １４…振子回路 １５…バッファＩＣ １６…リレー ２０…出力用のバスライン ２１…データバス ２２…アドレスバス ２３…コントロールバス ３０…送信装置 ３２…送信制御部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/00 G06F 11/18 G06F 13/00 H04L 29/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】二系統のバスラインを設け、二系統のバス
   ラインの各データバスに同一のデータを各ＣＰＵからそ
   れぞれ送出可能にし、該両方のデータを比較して、該両
   方のデータの不一致を検出した場合に、データを外部へ
   伝送不能にする通信装置において、 前記二系統の一方のバスラインのデータバスと、他方の
   系統のバスラインのアドレスバスとを組み合わせて、外
   部へデータを伝送するための出力用のバスラインを構成
   したことを特徴とする通信装置。