JP2968251B2 - クロック同期バスでのエラー発生時にバスドライバを検出する方法 - Google Patents
クロック同期バスでのエラー発生時にバスドライバを検出する方法Info
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- JP2968251B2 JP2968251B2 JP10091458A JP9145898A JP2968251B2 JP 2968251 B2 JP2968251 B2 JP 2968251B2 JP 10091458 A JP10091458 A JP 10091458A JP 9145898 A JP9145898 A JP 9145898A JP 2968251 B2 JP2968251 B2 JP 2968251B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2268—Logging of test results
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- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期バス
上の障害を分離する方法に関するものである。
上の障害を分離する方法に関するものである。
【０００２】
【従来の技術】コンピュータワークステーションのよう
なコンピュータシステムは、少なくとも１つのマイクロ
プロセッサと各種サブシステムの間を情報が通ることに
より動作する。マイクロプロセッサとサブシステムの間
の通信は、バスと呼ぶデータ通信路を通じて行われる。
現在のシステムには、バスを通じてデータを要求または
送信することによりバスを「駆動する」ことのできる複
数のプロセッサが存在する場合が多い。そのようなシス
テムでは、バスクロックに通信を同期させることができ
る。その結果、同期バス通信をサポートするマルチドロ
ップシステムでは障害の検出が難しい場合がある。
なコンピュータシステムは、少なくとも１つのマイクロ
プロセッサと各種サブシステムの間を情報が通ることに
より動作する。マイクロプロセッサとサブシステムの間
の通信は、バスと呼ぶデータ通信路を通じて行われる。
現在のシステムには、バスを通じてデータを要求または
送信することによりバスを「駆動する」ことのできる複
数のプロセッサが存在する場合が多い。そのようなシス
テムでは、バスクロックに通信を同期させることができ
る。その結果、同期バス通信をサポートするマルチドロ
ップシステムでは障害の検出が難しい場合がある。
【０００３】双方向バスは本来、複数のソースで駆動で
き、漏話、反射などの様々な現象の影響を受けるので、
エラーの分離は困難である。一般に、このようなタイプ
のバスはパリティチェック回路または誤り訂正符号（Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ， ＥＣ
Ｃ）回路で保護されている。共通バスでは、いくつかの
レシーバやバスのドライバでさえも同時にエラーを報告
する場合がある。障害分離を向上するには、エラーを検
出したレシーバとバスドライバの両方を識別しなければ
ならない。本発明は、障害分離のためにマルチドロップ
クロック同期Ｉ／０またはシステムバスでのエラー発生
時にバスドライバを検出する方法を提供するものであ
る。
き、漏話、反射などの様々な現象の影響を受けるので、
エラーの分離は困難である。一般に、このようなタイプ
のバスはパリティチェック回路または誤り訂正符号（Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ， ＥＣ
Ｃ）回路で保護されている。共通バスでは、いくつかの
レシーバやバスのドライバでさえも同時にエラーを報告
する場合がある。障害分離を向上するには、エラーを検
出したレシーバとバスドライバの両方を識別しなければ
ならない。本発明は、障害分離のためにマルチドロップ
クロック同期Ｉ／０またはシステムバスでのエラー発生
時にバスドライバを検出する方法を提供するものであ
る。
【０００４】同期マルチドロップシステムの障害検出方
式の一つの目標は、伝送エラーが検出されたときに実行
中の通信のレシーバとドライバを識別することにある。
現在の方式では、システムのアービタに関する複雑な調
査やバス上でコマンドのチェックなどを行わずにエラー
発生時にバスドライバを識別することは難しい。本方法
では、シフトレジスタでバスドライバイネーブル信号を
ラッチしてエラー発生時にバスドライバを容易に検出で
きるようにすることにより、先行技術の障害検出システ
ムの複雑性を克服している。
式の一つの目標は、伝送エラーが検出されたときに実行
中の通信のレシーバとドライバを識別することにある。
現在の方式では、システムのアービタに関する複雑な調
査やバス上でコマンドのチェックなどを行わずにエラー
発生時にバスドライバを識別することは難しい。本方法
では、シフトレジスタでバスドライバイネーブル信号を
ラッチしてエラー発生時にバスドライバを容易に検出で
きるようにすることにより、先行技術の障害検出システ
ムの複雑性を克服している。
【０００５】
【発明が解決しようとする課題】本発明は、クロック同
期データまたはアドレスシステムまたはＩ／０バス上の
障害を分離する方法に関連するものである。具体的に
は、障害分離のためにマルチドロップクロック同期Ｉ／
０またはシステムバスでのエラー発生時にバスドライバ
を検出する方法に関連するものである。
期データまたはアドレスシステムまたはＩ／０バス上の
障害を分離する方法に関連するものである。具体的に
は、障害分離のためにマルチドロップクロック同期Ｉ／
０またはシステムバスでのエラー発生時にバスドライバ
を検出する方法に関連するものである。
【０００６】
【課題を解決するための手段】本発明は、少なくとも１
つのバスを通じて少なくとも１つのマイクロプロセッサ
と少なくとも１つのＩ／０デバイスの間の情報転送を可
能にするコンピュータワークステーションシステムの環
境で実現されている。各ポテンシャルバスドライバは、
Ｎビットシフトレジスタを実装している。ポテンシャル
バスドライバのバスドライバイネーブル信号は、シフト
レジスタの右端ビットへデータ入力として送られる。複
数のバスの場合、複数のシフトレジスタが使用される。
また、各ポテンシャルバスドライバは、バス転送エラー
（たとえば、パリティエラーやデータまたはアドレスの
ＥＣＣチェック）を検出するバス上でプロセッサまたは
サブシステムによりアサートされる「チェックストッ
プ」信号を入力として受信する。チェックストップ信号
をアサートするとバスの参加者の機能クロックがフリー
ズされるので、よく知られている方法で障害分離解析の
ためにＮビットシフトレジスタを走査できる。そのシフ
トレジスタとともにほかのチップ内のエラーチェックビ
ットを走査するか読み取ると、どのユニットがレシーバ
としてエラーを記録したか、またチェックストップ信号
がアサートされる前にどのユニットが直前のクロックサ
イクルでバスを駆動していたかがわかる。
つのバスを通じて少なくとも１つのマイクロプロセッサ
と少なくとも１つのＩ／０デバイスの間の情報転送を可
能にするコンピュータワークステーションシステムの環
境で実現されている。各ポテンシャルバスドライバは、
Ｎビットシフトレジスタを実装している。ポテンシャル
バスドライバのバスドライバイネーブル信号は、シフト
レジスタの右端ビットへデータ入力として送られる。複
数のバスの場合、複数のシフトレジスタが使用される。
また、各ポテンシャルバスドライバは、バス転送エラー
（たとえば、パリティエラーやデータまたはアドレスの
ＥＣＣチェック）を検出するバス上でプロセッサまたは
サブシステムによりアサートされる「チェックストッ
プ」信号を入力として受信する。チェックストップ信号
をアサートするとバスの参加者の機能クロックがフリー
ズされるので、よく知られている方法で障害分離解析の
ためにＮビットシフトレジスタを走査できる。そのシフ
トレジスタとともにほかのチップ内のエラーチェックビ
ットを走査するか読み取ると、どのユニットがレシーバ
としてエラーを記録したか、またチェックストップ信号
がアサートされる前にどのユニットが直前のクロックサ
イクルでバスを駆動していたかがわかる。
【０００７】
【発明の実施の形態】本発明の方法は、少なくとも１つ
のバスを使用して相互に情報を転送し合える少なくとも
１つのマイクロプロセッサと少なくとも１つのＩ／０デ
バイスを有するコンピュータワークステーションシステ
ムの環境で実現されている。図１には、マイクロプロセ
ッサとＩ／０デバイスの間の通信を制御するソフトウェ
アオペレーティングシステムに関連して一般に使用され
ているコンピュータシステムを示している。コンピュー
タワークステーションシステムは、相互接続されている
コンポーネントを組み合わせたものである。たとえば、
マイクロプロセッサ１０はデータリンク１４でデータバ
ス２０に接続され、データリンク１６でアドレスバス２
２に接続されている。同様に、追加のマイクロプロセッ
サ１０ｂ、１０ｃがプロセッサデータバス２０とプロセ
ッサアドレスバス２２に接続されている場合がある。ア
ービタ１２は一般に、データバス２０とアドレスバス２
２へのアクセスを割り当てるためのプロセッサ１０から
の要求を処理する。このアクセスにより、プロセッサは
バス"ドライバ"になることができる。
のバスを使用して相互に情報を転送し合える少なくとも
１つのマイクロプロセッサと少なくとも１つのＩ／０デ
バイスを有するコンピュータワークステーションシステ
ムの環境で実現されている。図１には、マイクロプロセ
ッサとＩ／０デバイスの間の通信を制御するソフトウェ
アオペレーティングシステムに関連して一般に使用され
ているコンピュータシステムを示している。コンピュー
タワークステーションシステムは、相互接続されている
コンポーネントを組み合わせたものである。たとえば、
マイクロプロセッサ１０はデータリンク１４でデータバ
ス２０に接続され、データリンク１６でアドレスバス２
２に接続されている。同様に、追加のマイクロプロセッ
サ１０ｂ、１０ｃがプロセッサデータバス２０とプロセ
ッサアドレスバス２２に接続されている場合がある。ア
ービタ１２は一般に、データバス２０とアドレスバス２
２へのアクセスを割り当てるためのプロセッサ１０から
の要求を処理する。このアクセスにより、プロセッサは
バス"ドライバ"になることができる。
【０００８】図２は、本発明を実現するために使用され
るＮビットシフトレジスタを図示したものである。シフ
トレジスタ１００を構成しているビット数Ｎ１０４は、
ユーザがシステムパラメータに基づいて決定しなければ
ならない。複数のビットが必要であるのは、エラー発生
時にポテンシャルバスドライバ１０ごとにイネーブル信
号１０２を調べてもエラー状態を十分に把握できない場
合があるからである。このことが言えるのは、バス通信
エラー時にシステム８がフリーズされる前にバスクロッ
ク１３０のいくつかのサイクルが発生する場合があるか
らである。言い換えると、チェックストップ信号１４０
がアサートされたときからその信号１４０に基づいてシ
ステム８がフリーズされるまでに、バスクロック１３０
のサイクルがいくつか存在する場合があるということで
ある。したがって、シフトレジスタ１００のラッチ機能
が必要になる場合は、１）エラーが発生した後に障害に
なっていないドライバ１０が引き続きイネーブルされた
場合、２）エラーが発生した後に障害になっているドラ
イバが引き続きディスエーブルされた場合、３）複数の
ドライバが誤ってイネーブルされた場合のいずれかであ
る。したがって、ユーザはシフトレジスタ１００を構成
するビット数Ｎ１０４を選択する場合、エラーが発生し
たときからチェックストップ信号１４０がアサートされ
るまでの間にクロック１３０の最大クロックサイクル数
に対応できるほど十分に大きなビット数を選択しなけれ
ばならない。チェックストップ信号１４０を受信する
と、シフトレジスタクロック１５０が停止される。好ま
しい実施態様では、バスクロック１３０の信号とチェッ
クストップ信号１４０の逆状態をシフトレジスタクロッ
ク入力１６０として結合するロジックで、この停止機能
が処理される。停止後、先行技術でよく知られている障
害分離ロジックでシフトレジスタの内容１７０を走査す
ることができる。
るＮビットシフトレジスタを図示したものである。シフ
トレジスタ１００を構成しているビット数Ｎ１０４は、
ユーザがシステムパラメータに基づいて決定しなければ
ならない。複数のビットが必要であるのは、エラー発生
時にポテンシャルバスドライバ１０ごとにイネーブル信
号１０２を調べてもエラー状態を十分に把握できない場
合があるからである。このことが言えるのは、バス通信
エラー時にシステム８がフリーズされる前にバスクロッ
ク１３０のいくつかのサイクルが発生する場合があるか
らである。言い換えると、チェックストップ信号１４０
がアサートされたときからその信号１４０に基づいてシ
ステム８がフリーズされるまでに、バスクロック１３０
のサイクルがいくつか存在する場合があるということで
ある。したがって、シフトレジスタ１００のラッチ機能
が必要になる場合は、１）エラーが発生した後に障害に
なっていないドライバ１０が引き続きイネーブルされた
場合、２）エラーが発生した後に障害になっているドラ
イバが引き続きディスエーブルされた場合、３）複数の
ドライバが誤ってイネーブルされた場合のいずれかであ
る。したがって、ユーザはシフトレジスタ１００を構成
するビット数Ｎ１０４を選択する場合、エラーが発生し
たときからチェックストップ信号１４０がアサートされ
るまでの間にクロック１３０の最大クロックサイクル数
に対応できるほど十分に大きなビット数を選択しなけれ
ばならない。チェックストップ信号１４０を受信する
と、シフトレジスタクロック１５０が停止される。好ま
しい実施態様では、バスクロック１３０の信号とチェッ
クストップ信号１４０の逆状態をシフトレジスタクロッ
ク入力１６０として結合するロジックで、この停止機能
が処理される。停止後、先行技術でよく知られている障
害分離ロジックでシフトレジスタの内容１７０を走査す
ることができる。
【０００９】図３は、本方法のステップ２００を図示し
たフローチャートである。一般に、本方法では、チェッ
クストップ信号１４０の逆状態で論理積（ＡＮＤ）され
たバスクロック１３０の結果１６０が正の入力である間
に右端ビット１１０から左端ビット１２０へデータをシ
フトするシフトレジスタ１００を実現している。本方法
の最初のステップでは、バスクロック１３０の信号がチ
ェックされる２０２。バスクロック１３０がアクティブ
であれば、ステップ２０４〜２１４の処理が行われる。
そうでなければ、バスクロック１３０の信号はポーリン
グされ続ける。このように、バスクロック１３０のサイ
クルごとにのみシフトが行われる。
たフローチャートである。一般に、本方法では、チェッ
クストップ信号１４０の逆状態で論理積（ＡＮＤ）され
たバスクロック１３０の結果１６０が正の入力である間
に右端ビット１１０から左端ビット１２０へデータをシ
フトするシフトレジスタ１００を実現している。本方法
の最初のステップでは、バスクロック１３０の信号がチ
ェックされる２０２。バスクロック１３０がアクティブ
であれば、ステップ２０４〜２１４の処理が行われる。
そうでなければ、バスクロック１３０の信号はポーリン
グされ続ける。このように、バスクロック１３０のサイ
クルごとにのみシフトが行われる。
【００１０】バスクロック１３０がアクティブであれ
ば、チェックストップ信号１４０がチェックされる２０
４。チェックストップ信号１４０がアクティブであれ
ば、シフトレジスタ１００の動作がフリーズされる２０
６。このとき、先行技術でよく知られている障害走査ロ
ジックを使用してエラー発生時にイネーブルされたバス
ドライバを決定することができる。
ば、チェックストップ信号１４０がチェックされる２０
４。チェックストップ信号１４０がアクティブであれ
ば、シフトレジスタ１００の動作がフリーズされる２０
６。このとき、先行技術でよく知られている障害走査ロ
ジックを使用してエラー発生時にイネーブルされたバス
ドライバを決定することができる。
【００１１】バスクロック１３０はアクティブである
が、チェックストップ信号１４０がアクティブでなけれ
ば、シフトが行われる。"０"と"１"のどちらの値がシフ
トレジスタ１００の右端ビット１１０へシフトされるか
を判断するために、バスドライバイネーブル信号１０２
がチェックされる２１０。バスドライバイネーブル信号
１０２がアクティブであれば、"１"がシフトレジスタ１
００の右端ビット１１０へ入力され２１２、その他のビ
ットの内容１７０はすべて１ビット左へシフトされる２
１４。信号１０２がアクティブでなければ、"０"がシフ
トレジスタ１００の右端ビット１１０へ入力され２０
８、その他のビットの内容１７０がすべて１ビット左へ
シフトされる２１４。
が、チェックストップ信号１４０がアクティブでなけれ
ば、シフトが行われる。"０"と"１"のどちらの値がシフ
トレジスタ１００の右端ビット１１０へシフトされるか
を判断するために、バスドライバイネーブル信号１０２
がチェックされる２１０。バスドライバイネーブル信号
１０２がアクティブであれば、"１"がシフトレジスタ１
００の右端ビット１１０へ入力され２１２、その他のビ
ットの内容１７０はすべて１ビット左へシフトされる２
１４。信号１０２がアクティブでなければ、"０"がシフ
トレジスタ１００の右端ビット１１０へ入力され２０
８、その他のビットの内容１７０がすべて１ビット左へ
シフトされる２１４。
【００１２】本発明が少なくとも１つのプロセッサと少
なくとも１つのＩ／０デバイスを有するコンピュータシ
ステムを考慮していることは、前記の記述と説明からわ
かる。したがって、詳細な開示は例を通じてのみ行い、
制限を与えるためのものではない。当業者は様々な変
更、修正、改善がただちに頭に浮かんでくるであろう
が、本発明の精神と範囲を逸脱せずに行うことができ
る。本発明は、以下の請求項およびそれに相当する請求
項で要求されたようにしか制限されない。
なくとも１つのＩ／０デバイスを有するコンピュータシ
ステムを考慮していることは、前記の記述と説明からわ
かる。したがって、詳細な開示は例を通じてのみ行い、
制限を与えるためのものではない。当業者は様々な変
更、修正、改善がただちに頭に浮かんでくるであろう
が、本発明の精神と範囲を逸脱せずに行うことができ
る。本発明は、以下の請求項およびそれに相当する請求
項で要求されたようにしか制限されない。
【００１３】
【図１】本発明を実施できるコンピュータシステムであ
る。
る。
【図２】本発明を実現するために使用するＮビットシフ
トレジスタを図示したものである。
トレジスタを図示したものである。
【図３】本方法のフローチャートである。
８ システム １０ マイクロプロセッサ １０ バスドライバ １２ アービタ １４ データリンク １６ データリンク ２０ プロセッサデータバス ２２ プロセッサアドレスバス １００ シフトレジスタ １０２ イネーブル信号 １０４ 数Ｎ １１０ 右端ビット １２０ 左端ビット １３０ バスクロック １４０ チェックストップ信号 １６０ シフトレジスタクロック入力 １７０ 内容
フロントページの続き (72)発明者 ワレン・エドワード・マール アメリカ合衆国78613、 テキサス州シ ィダー・パーク タク・ロード 12131 (56)参考文献 特開 平５−100913（ＪＰ，Ａ) 特開 平９−91209（ＪＰ，Ａ) 特開 平２−7144（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/30 320 G06F 13/00 301
Claims (1)
- 【請求項１】複数のバスドライバがクロック同期バスに
接続されているコンピュータシステムにおいて、該クロ
ック同期バスでのエラー発生時にバスドライバを検出す
る方法であって、 前記複数のバスドライバのそれぞれにシフトレジスタを
設け、 各バスドライバのバスドライバイネーブル信号がアクテ
ィブか否かに応じて第１又は第２の値を有するビットを
前記シフトレジスタに入力するステップと、 前記クロック同期バスのバスクロックに応答して前記シ
フトレジスタをシフトするステップと、 前記クロック同期バスでエラーが検出されたときに発生
されるチェックストップ信号に応答して前記シフトレジ
スタのシフトを停止するステップと、 を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/837,183 US5954825A (en) | 1997-04-11 | 1997-04-11 | Method for isolating faults on a clocked synchronous bus |
| US08/837183 | 1997-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340212A JPH10340212A (ja) | 1998-12-22 |
| JP2968251B2 true JP2968251B2 (ja) | 1999-10-25 |
Family
ID=25273759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091458A Expired - Fee Related JP2968251B2 (ja) | 1997-04-11 | 1998-04-03 | クロック同期バスでのエラー発生時にバスドライバを検出する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5954825A (ja) |
| JP (1) | JP2968251B2 (ja) |
Families Citing this family (15)
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|---|---|---|---|---|
| FI107207B (fi) * | 1999-04-28 | 2001-06-15 | Nokia Networks Oy | Menetelmä, järjestelmä ja laite viallisen yksikön tunnistamiseksi |
| US6836818B1 (en) * | 1999-09-29 | 2004-12-28 | Emc Corporation | Central processing unit |
| US6915394B1 (en) | 1999-09-29 | 2005-07-05 | Emc Corporation | Microprocessor interface |
| US6581137B1 (en) | 1999-09-29 | 2003-06-17 | Emc Corporation | Data storage system |
| US6735655B1 (en) | 1999-09-29 | 2004-05-11 | Emc Corporation | Interrupt request controller |
| US6543029B1 (en) * | 1999-09-29 | 2003-04-01 | Emc Corporation | Error corrector |
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-
1997
- 1997-04-11 US US08/837,183 patent/US5954825A/en not_active Expired - Lifetime
-
1998
- 1998-04-03 JP JP10091458A patent/JP2968251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5954825A (en) | 1999-09-21 |
| JPH10340212A (ja) | 1998-12-22 |
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