JPH02245939A - パリティ検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、プロセッサとメモリの間あるいは入出力装置
間でデータ転送を行うようにしたシステム用いられるパ
リティ検査装置に関し、更に詳しくは、誤データの転送
を防止するためにパリティビットをデータに付加し、パ
ラレルバスを介してデータ転送を行うようにしたシステ
ムにおいて、転送するデータのエラーを検出し、信頼性
を向上させるためのパリティ検査装置に関する。

〈従来の技術〉 プロセッサとメモリの間あるいは入出力装置間でデータ
転送を行う際、誤データの転送を防止する為に、従来よ
りパリティピットをデータに付加して、エラー検出をす
ることがよく行われている。

この場合、特にパラレルバスを介してデータ転送を行う
システムであれば、２ビット以上が同時にエラーとなる
確率は十分に低いために、データの誤りに対する検出能
力は十分であると考えられている。

しかしながら、エラーを検出するパリティ検査部自身が
故障して、常に正常である出力を出し続けている場合に
は、実際にデータエラーが生じてもそのことを検出する
ことができず、誤ったデータを受は渡すこととなる。

ここでパリティ検査部の故障がある時点で発生して、そ
れがそのまま放置されその後データエラーが発生すると
いう確率は、２つの故障が同時に発生する２重故障とは
異なり、無視することはできない。

〈発明が解決しようとする課題〉 本発明は、この様な事情に鑑みてなされたものであって
、データの信頼性を要求されるシステムにおいて、パリ
ティ検査部自身の故障を検出し信頼性を高めることが可
能なパリティ検査装置を提供することを目的とする。

く課題を解決するための手段〉 前記した課題を解決する本発明は、 パリティピットを付加したパラレルバスにつながるパリ
ティ検査装置であって、 前記パラレルバスを介して転送されたデータのパリティ
検査を行うパリティ検査回路と、前記パラレルバス上の
信号が整定したタイミングを示すタイミング信号を受け
この信号を前記パリティ検査回路の動作時間以上：；遅
らせる第１のディレィ回路と、 前記パリティ検査回路に入力するデータのうち定めた奇
数ビットを第１のディレィ回路の出力がアクティブにな
ったとき反転するデータ反転回路と、 第１のディレィ回路の出力がアクティブになったとき前
記パリティ検査回路からの信号をラッチする第１のフリ
ップフロップと、 第１のディレィ回路の出力信号をさらに前記パリティ検
査回路の動作時間以上に遅らせる第２のディレィ回路と
、 第２のディレィ回路の出力がアクティブの時にパリティ
検査回路の出力をラッチする第２のフリップフロップと
１ 第１．第２の各フリップフロップからの信号を受け、パ
リティ検査回路及びデータにエラーのないことを示す信
号を出力する応答回路とを備え、第１．第２の各フリッ
プフロップは前記タイミング信号がインアクティブの時
初期化されるように構成される。

く作用〉 データ反転回路は、パラレルバス上のデータの奇数ビッ
トをパリティ検査回路の動作時間以上遅れて反転させ、
パリティ検査回路に与える。第１のフリップフロップは
パラレルバスを介して転送されたはじめのデータのパリ
ティ検査結果をラッチし、第２のフリップフロップは奇
数ビットを反転させた後のデータのパリティ検査結果を
ラッチする。応答回路はこれらの第１．第２のフリップ
フロップの出力からパリティ検査部が異常か否かの情報
を含む応答信号を出力する。

〈実施例〉 以下図面を用いて、本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、ＤＢＳはパリティピットを付加したパ
ラレルバス、１はパラレルバスＤＢＳにつながるデータ
反転回路、２はパラレルバスＤＢＳ及びデータ反転回路
１を介して転送されたデータのパリティ検査を行うパリ
ティ検査回路で、パリティ検査の結果が正常のときハイ
レベル、エラーが検出されたときローレベルのローアク
ティブ信号ＥＲＲを出力する。

３はパラレルバスＤＢＳ上の信号が整定したりイミング
を示すタイミング信号ＣＨＫＴ　ＩＭを受け、この信号
をパリティ検査回路２の動作時間以上に遅らせる第１の
ディレィ回路である。タイミング信号ＣＨＫＴＩＭは、
パリティ検査を依頼するシステム側から送られてくるも
のとする。

データ転送回路１は、第１のディレィ回路３の出力がア
クティブになった時、パリティ検査回路２に人力するデ
ータのうち定めた奇数ビット（例えばパリティビットの
み、あるいはデータ線がパリティを含めて奇数のときは
全ビット）を反転し、これをパリティ検査回路２に与え
るものである。

４は第１のディレィ回路３の出力信号をさらにパリティ
検査回路２の動作時間以上に遅らせる第２のディレィ回
路、５は第１のディレィ回路３の出力がアクティブにな
ったとき、パリティ検査回路２からの信号ＥＲＲをラッ
チする第１のフリップフロップ、６は第２のディレィ回
路４の出力がアクティブの時にパリティ検査回路２の出
力ＥＲＲをラッチする第２のフリップフロップである。

７は第１．第２の各フリップフロップ５．６からのＱ出
力、Ｑ出力を受け、パリティ検査回路２の故障を示す信
号Ｒ３Ｐを出力する応答回路で、ここではゲート回路が
用いられている。

第１．第２の各フリップフロップ５．６はタイミング信
号ＣＨＫＴ　ＩＭが、Ｒ端子、Ｓ端子にそれぞれ印加さ
れていて、この信号がインアクティブの時初期化される
ようになっている。

このように構成された装置の動作を説明すれば以下の通
りである。

第２図は、各状態における動作の一例を示すタイムチャ
ートである。

図において、（ａ）はパラレルバスＤＢＳ上のデータの
状態を示し、（ｂ）はバス上のデータが整定した時アク
ティブになるタイミング信号ＣＨＫＴＩＭを示している
。（Ｃ）は第１のディレィ回路３の出力信号Ｓ１を、（
ｄ）は第２のディレィ回路４の出力信号Ｓ２をそれぞれ
示している。

ここで、ｔはパリティ検出回路２の動作時間以上となっ
ている。

（データ正常時） （１）はこの場合のパリティ検査回路２の検査結果を示
す出力信号ＥＲＲと、第１．第２のフリップフロップ５
，６の出力Ｑ、Ｑ及び応答回路７からの信号Ｒ３Ｐをそ
れぞれ示している。

はじめに、データ反転回路１は、第１のディレィ回路３
の出力が（Ｃ）に示すようにインアクティブのため、非
反転となっており、パラレルバスＤＢＳ上の信号はその
ままパリティ検査回路２に人力される。パラレルバス上
の信号が整定されると、（ｂ）に示すようにタイミング
信号ＣＨＫＴＩＭがアクティブになる。

パリティ検査回路２は常時、入力されるデータのパリテ
ィチエツクの計算を行っており、タイミング信号ＣＨＫ
ＴＩＭを受け、第１のディレィ回路３の出力がアクティ
ブになるまでには、整定したデータに対応する検査結果
がＥＲＲ信号として出力されており、このＥＲＲ信号は
データ正常時にはハイレベルとなる。このハイレベルの
信号は、第１のディレィ回路３の出力がアクティブとな
る立ち上がりのエツジで第１のフリップフロップ５に取
り込まれ、はじめにリセットされていたフリップフロッ
プ５は、ここでセットされる。

一方、第１のディレィ回路３の出力がアクティブになる
と、これを受けたデータ反転回路１は同時に反転モード
となり、第２のディレィ回路４の出力がアクティブにな
るまでには、パリティ検査回路２の検査結果を示す信号
ＥＲＲは、データエラーを示すローレベルの信号となる
。

このローレベルを示す信号は、第２のディレィ回路４の
出力がアクティブとなる立ち上がりエツジで第２のフリ
ップフロップ６に取り込まれ、はじめにセットされてい
た第２のフリップフロップ６はこの時点でリセットされ
る。

応答回路７を構成するアンドゲートは、各フリップフロ
ップ５，６からのＱ出力及びＱ出力を受けており、これ
らがいずれもハイレベルとなったとき、その出力信号Ｒ
３Ｐは（１）に示すようにアクティブ（ハイレベル）と
なり、パリティ検査回路の動作が正常で且つデータにも
エラーがないことを示す正常応答信号を出力する。この
応答信号はデータのパリティ検査を依頼しているシステ
ムに送られる。

（データ中にエラー（１ビツト）がある場合）（２）は
この場合の動作を示している。

パリティ検査回路２の検査結果を示す信号ＥＲＲはロー
レベルを示し、第１のディレィ回路３の出力の立ち上が
りのタイミング時にローレベルであるから、第１のフリ
ップフロップ５はセットされない。従って、応答回路７
からの応答信号Ｒ３Ｐは、アクティブにならない。

パリティ検査を依頼しているシステムは、タイミング信
号ＣＨＫＴＩＭをアクティブにした後、一定時間が経過
しても、応答信号ＲＳＰがアクティブとならないことか
ら、データにエラーがあることを認識することができる
。

（データは正常であるがパリティ検査部が故障で、ＥＲ
Ｒ信号がハイレベルにならない場合）この場合の動作を
（３）に示す。

パリティ検査回路２からの信号ＥＲＲがローレベルのま
まで、第１のフリップフロップ５はリセット状態を維持
する。第２のフリップフロップ６は、第２のディレィ回
路４からの信号がアクティブになった・ときリセットに
なるが、応答回路７からの信号ＲＳＰはアクティブにな
らない。

（データは正常であるがパリティ検査部が故障で、ＥＲ
Ｒ信号がローレベルとならない場合）この場合の動作を
（４）に示す。

パリティ検査回路２からの信号ＥＲＲがハイレベルのま
まで、第２のフリップフロップ６は、第２のディレィ回
路４からの信号がアクティブになっても、そのタイミン
グでリセットされず、従って応答回路７からの信号Ｒ３
Ｐはアクティブにはならない。

なお、上記の説明は主としてパリティ検査回路２自身の
故障による不具合を検出することを例にとったが、例え
ば応答回路７を構成しているアンドゲートが故障して、
応答信号Ｒ８Ｐがアクティブに維持されたままとなるよ
うな場合（この場合は、パリティ検査が常に正常である
と認識されてしまう）、検査を依頼しているシステム側
で、検査依頼に先立って（タイミング信号ＣＨＫＴＩＭ
をアクティブにする前に）、応答信号Ｒ３Ｐがインアク
ティブであることを確認することにより、この様な故障
も検出することができる。

〈発明の効果〉 以上詳細に説明したように、本発明によればパリティ検
査部の故障を、例えばパリティエラーになるようなデー
タを用意するなどのソフトウェアによる特別な処理をす
ることなく、簡単に診断できるもので、誤ったデータが
転送される確率を極めて小さくすることができ、信頼性
を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図装置の各動作の一例を示すタイムチャートである
。 １・・・データ反転回路　　　２・・・パリティ検査回
路３．４・・・ディレィ回路

Claims (1)

1. 【特許請求の範囲】 パリテイビットを付加したパラレルバスにつながるパリ
   テイ検査装置であって、 前記パラレルバスを介して転送されたデータのパリテイ
   検査を行うパリテイ検査回路と、 前記パラレルバス上の信号が整定したタイミングを示す
   タイミング信号を受けこの信号を前記パリテイ検査回路
   の動作時間以上に遅らせる第１のディレィ回路と、 前記パリテイ検査回路に入力するデータのうち定めた奇
   数ビットを前記第１のディレィ回路の出力がアクティブ
   になったとき反転するデータ反転回路と、 第１のディレィ回路の出力がアクティブになったとき前
   記パリテイ検査回路からの信号をラッチする第１のフリ
   ップフロップと、 第１のディレィ回路の出力信号をさらに前記パリテイ検
   査回路の動作時間以上に遅らせる第２のディレィ回路と
   、 第２のディレィ回路の出力がアクティブの時にパリテイ
   検査回路の出力をラッチする第２のフリップフロップと
   、 第１、第２の各フリップフロップからの信号を受け、パ
   リテイ検査回路及びデータにエラーのないことを示す信
   号を出力する応答回路とを備え、第１、第２の各フリッ
   プフロップは前記タイミング信号がインアクティブの時
   初期化されるようにしたパリテイ検査装置。