JPH03138745A - システムバスの診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 中央処理装置を用いたシステムのシステムバスをチエツ
クするシステムバスの診断方式に関し、システムバスの
幅が増大しても１ビツトだけでシステムバスのエラーを
判定することを目的とし、中央処理装置を有する第１の
ユニットと、中央処理装置を有さない一又は二以上の第
２のユニットとの間を接続し、該第１及び第２のユニッ
トの各内部バスから各ドライバを介して送出されるデー
タを転送するシステムバスのエラーを判定するシステム
バスの診断方式において、前記第１及び第２のユニット
の各々に前記内部バスのデータと前記ドライバの送出デ
ータとの一致を検出する第１及び第２の検出手段を設け
、該第１及び第２の検出手段の出力端をワイヤードＯＲ
で接続し、前記第１のユニラット内の前記中央処理装置
へ検出結果を通知する通知手段を備えるよう構成する。

〔産業上の利用分野〕

本発明はシステムバスの診断方式に係り、特に中央処理
！ｉ１を用いたシステムのシステムバスをチエツクする
システムバスの診断方式に関する。

設備などからの各種データを処理して回線へ送出したり
、上位装置から回線を介して入力されたデータを処理し
て所定の設備へ振り分けたりするようなシステムにおい
ては、一般にはシステムの小型化やインテリジェントを
もたせるなどの点から上記の処理を中央処理装置（ＣＰ
Ｕ）のソフトウェアの支配下で行なう。第４図はこのよ
うなシステムで、１はＣＰＵ及びパリティチエッカなど
を備えたＣＰＵユニット、２〜４は入出力（１１０）ユ
ニット、５は回線とのインタフェースをとる回線インタ
フェース（ＩＦ）回路、６はＣＰＵユニット１、Ｉ１０
ユニット２〜４及び回１１１Ｆ回路５の各内部バスを接
続するシステムバスである。

かかる構成のシステムにおいては、システムバス６に故
障があると、所要のシステム動作ができず致命的なもの
となるから、システムバス６の診断を行なう必要がある
。

（従来の技術） 第５図は従来のシステムバスの診断方式の一例の構成図
を示す。同図中、第４図と同一構成部分には同一符号を
付しである。第５図において、８はＣＰＵで、内部のデ
ータバス９を介してパリティビットを生成するパリティ
ジェネレータ（ＰＧ）１０及びドライバ１１に接続され
ている。また、１２はパリティチエッカ（ＰＣ）で、Ｃ
ＰＵユニット１のデータバス１３のデータとシステムバ
ス６からパリティビットが入力され、それらを比較参照
する。、１４はＤ型フリップ７０ツブで、ＰＣ１２の出
力をラッチし、それをＣＰＵ８へ通知する。また、１５
はパリティビットをデータ、バス６へ送出するドライバ
、１６はシステムバス６を経由して入力されたデータを
受信し、内部のデータバス９へ送出するレシーバである
。

また、Ｉ１０ユニット２はシステムバス６を経由して入
力されたデータを受信し、内部のデータバス１８へ送出
するレシーバ１７と、Ｉ１０回路１９と、データバス１
８のデータからパリティビットを生成するパリティジェ
ネレータ（ＰＧ）２０と、データをシステムバス６へ送
出するドライバ２１と、パリティビットをシステムバス
６を介してＰＣｌ３へ入力するドライバ２２などからナ
ル。ＰＧｌｏ及び２０は夫々へカデータの８ピットψ位
で１ビツトのパリティビットを生成する。

次にこの従来例の動作について説明する。まず、ＣＰＬ
Ｉ８の制御の下にドライバ１１及び１５．レシーバ１７
がオン状態とされ、がっ、レシーバ１６、ドライバ２１
及び２２がオフ状態とされる。

このとき内部データバス９へ出力されたｃｐｕｓの出力
データはＰＧｌｏに入力され、ここでパリティビットを
生成させる。このパリティビットはドライバ１５を介し
てシステムバス６へ入力され、更にシステムバス６から
ＰＣｌ３へ入力される。

また、ＣＰＵ８の出力データはドライバ１１．バス１３
．システムバス６を通してＩ１０ユニット２に入力され
、レシーバ１７で受信された後内部データバス１８を通
してＩ１０回路１９に入力される。

ＰＣｌ３はＰＧｌｏで生成されたパリティビットとシス
テムバス６上のデータとが入力され、システムバス６上
のデータからパリティビットを生成し、その生成したパ
リティビットがＰＧｌｏで生成されて入力されたパリテ
ィビットと一致するか否かでシステムバス６のエラー判
定を行なう。

このＰＣｌ３の出力結果はＤ型フリップフロップ１４で
ラッチされた後、ＣＰｔＪ８へ通知される。

また、Ｉ１０ユニット２からＣＰＵユニット１ヘデータ
転送を行なう場合には、ＣＰＬＪ８の制御の下にドライ
バ１１．１５及びレシーバ１７が夫々オフ状態とされ、
かつ、ドライバ２１．２２及びレシーバ１６が夫々オン
状態とされる。これによりＩ１０回路１９の出力データ
は内部データバス１８を介してＰＧ２０へ入力される一
方、ドライバ２１及びシステムバス６を通してレシーバ
１６に入力されて受信された後、内部データバス９を介
してＣＰＵ８へ入力される。

ＰＧ２０に入力されたデータはここでパリティピットを
生成され、その生成されたパリティピットはドライバ２
２及びシステムバス６を通してＰＣｌ３へ入力される。

また、これと同時にシステムバス６上のドライバ２１か
らのデータもＰＣｌ３へ入力される。これにより、ＰＣ
ｌ３は上記と同様にしてシステムバス６のエラー判定を
行ない、判定結果をＤ型フリップフロップ１４を介して
ＣＰＬＪ８へ通知する。

〔発明が解決しようとする課題〕

しかるに、従来は例えば８ビット単位でパリティピット
１ビツトを付加した冗長度をもたせているため、データ
ビット数の増加に従ってシステムバスの幅が増加し、デ
ータの冗長度が大きくなってしまう。

本発明は上記の点に鑑みてなされたもので、システムバ
スの幅が増大しても１ピツ下だけでシステムバスのエラ
ーを判定し得るシステムバスの診断方式を提供すること
を目的とする。

（課題を解決するための手段〕 第１図は本発明の原理構成図を示す。同図中、１０１は
第１のユニットで中央処理装置１０３を有し、１０２は
第２のユニットで中央処理装置を為さない。

また、第２のユニット１０２は第１図では単一であるが
、二以上設けてもよい。第１のユニット１０１と第２の
ユニット１０２とは各々のドライバ１０４゜１０５から
送出されたデータを一方から他方のユニットへ転送する
システムバス１０６で接続されている。

かかる構成のシステムにおいて、本発明は第１のユニッ
ト１０１に第１の検出手段１０７を設けると共に第２の
ユニット１０２に第２の検出手段１０８を設け、また上
記の雨検出手段１０７及び１０８の出力端をワイヤード
ＯＲで接続し、中央処理装置１０３へ検出結果を通知す
る通知手段１０９を備える構成としたものである。

〔作用〕

第１の検出手段１０７は第１のユニット１０１の内部バ
スのデータとシステムバス１０６上でのデータとを比較
照合しており、両者が一致するときはシステムバス１０
６が正常、両者が不一致のときはシステムバス１０６に
異常ありと検出することができる。この場合、内部バス
に異常があるとすると、中央処理装置１０３を用いた診
断動作自体が異常となり、上記の第１の検出手段１０７
による検出動作自体ができなくなるから、システムバス
１０６の方に異常ありと検出することができる。

同様に、第２の検出手段１０８により第２のユニット１
０２の内部バスとシステムバス１０６とを比較照合する
ことで、システムバス１０６の異常検出動作が可能とな
る。

そして、第１及び第２の検出手段１０７及び１０８の雨
検出出力のワイヤードＯＲ出力を通知手段１０９により
生成し、この１ビツトのワイヤードＯＲ出力を中央処理
装置１０３へ通知することで、パリティピットを用いる
ことなくシステムバス１０６の正常／異常検出結果を通
知することができる。

〔実施例〕

第２図は本発明の一実施例の構成図を示す。同図中、第
１図と同一構成部分には同一符号を付し、その説明を省
略する。第２図において、３０はＣＰｔＪユニットで前
記第１のユニット１０１に相当し、中央処理装置（以下
、ＣＰＵという）１０３を有している。ＣＰＬＩ３０は
内部バス３１を介してドライバ（ＤＶ）　　１０４の入
力端、メモリ３２．レシーバ（ＲＶ）３３の出力端に夫
々接続されている。

また、３４は２人力排他的論理和回路で、後述のＤ型ス
リップフ０ツブ３５と共に前記第１の検出手段１０７を
構成しており、またドライバ１０４の入力データとドラ
イバ１０４からシステムバス１０６へ出力される出力デ
ータとが、夫々対応するビット同士入力される。すなわ
ち、第２図では図示の便宜上排他的論理和回路３４を１
回路のみで代表して示しであるが、実際にはデータのビ
ット数と同じ数だけ２人力刊他的論即和回路３４が存在
し、それらの各出力データのビット数と同じ入力端子を
もつ１個のＯＲ回路を通して１ビット出力を得る構成と
されている。

上記の１ビツト出力端はＤ型フリップフロップ３５のデ
ータ入力端子に接続されている。Ｄ型フリップ７０ツブ
３５のクロック端子には、ＣＰＵ１０３から内部バス３
１ヘライトコンンドで送出される信号ＣＭＷが印加され
る。なお、この信号ＣＭＷはドライバ１０４の制御ｉＤ
端子にも印加される。

３６はオープンコレクタのインバータで、Ｄ型フリップ
フロップのＱ出力端子からの出力信号を反転する。

また、４０はＩ１０ユニットで、前記第２のユニット１
０２に相当し、ＣＰＵを有しておらず、Ｉ１０回路４１
．ドライバ１０５．２人力排他的論理和回路４２，０型
フリツプフＯツブ４３．オープンコレクタのインバータ
４４及びレシーバ４５などから構成されており、レシー
バ４５の出力端。

ドライバ１０５の入力端等はＩ１０回路４１と内部バス
４６で接続されている。

排他的論理和回路４２はＤ型フリップフロップ４３と共
に前記第２の検出手段１０８を構成しており、前記排他
的論理和回路３４と同様にデータのビット数分並列に設
けられ、内部バス４６のデータとドライバ′１０５の出
力データとを対応するビット同士で排他的論理和をとり
、それらの出力をＯＲ回路で論理和をとって１ビツト出
力としたものをＤ型フリップフロップ４３のデータ入力
端子に印加する構成とされている。

また、Ｄ型フリップフロップ４３のクロック端子とドラ
イバ１０５の制御端子の各々には、ＣＰＬＪ１０３から
のリードコマンドによりＣＰＵから内部バス３１を介し
て出力される信号ＣＭＲが印加される。

また、インバータ４４はその出力端がインバータ３６の
出力端とワイヤードＯＲ接続された後、ＣＰＬＪ１０３
のＮＭ［（ノン・マスカラブル・インターラブド）端子
に接続されることにより、インバータ３６と共に前記通
知手段１０９を構成している。

次に上記構成の本実施例の動作について第２図及び第３
図と共に説明する。第２図において、ＣＰＵユニット３
０からＩ１０ユニット４０へ出力されたデータは、ＣＰ
Ｕ１０３から内部バス３１゜ドライバ１０３．システム
バス１０６を介してＩ１０ユニット４０のレシーバ４５
に入力され、ここで受信され更に内部バス４６を介して
Ｉ１０回路４１へ入力されて所定の信号処理が行なわれ
る。

このときはドライバ１０４がＣＭＷ信号のハイレベルｍ
ｌオン状態で、かつ、レシーバ４５がオン状態で、レシ
ーバ３３はオフ状態である。

ＣＰＬＪ１０３の出力データＡが第３図（Ａ＞に示す如
きタイミングで出力されるものとすると、これに同期し
て前記信号ＣＭＷが同図（Ｂ）に示す如く出力され、ま
たシステムバス１０６上でのデータは同図（Ｃ）に示す
如くになる。排他的論理和回路３４は前記したように、
内部バス３１のデータとシステムバス１０６上のデータ
の対応するビット同士の排他的論理和をとるから、シス
テムバス１０６に異常がないときはそれら２入力データ
は同−論理値となり、０−レベルの信号を出力するのに
対し、システムバス１０６が異常のときはそれら２入力
データが不一致となり、ハイレベルの信号を出力する。

従って、システムバス１０６が正常なときは排他的論理
和回路３４の出力信号は第３図（Ｄ）にｄｏで示す如く
ローレベルとなる。なお、ｄ＋。

ｄｚはシステムバス１０６上での遅延によるヒゲであり
、データ伝送期間の始まり付近や、終りの付近で発生す
る。

そこで、このヒゲｄ＋　、ｄｚの発生期間を避けた安定
な期間での信号ｄ、を、Ｄ型フリツブフＯツブ３５で第
３図（Ｂ）に示したＣＭＷ信号の立下りでラッチするこ
とにより、誤検出を防止する。

この結果、ＤＩフリップフロップ３５のＱ出力端子から
は第３図（Ｅ）に示す如く０−レベルの１ピットの正常
検出信号が取り出され、インバータ３６を介してＣＰＵ
１０３のＮＭＩ端子に印加される。この場合はＣＰＵ　
１０３は何の割込み処理も行なわない。

一方、システムバス１０６の異常発生時には上記の説明
から明らかに類推できるようにＤ型フリップ７０ツブ３
５のＱ出力端子からハイレベルの１ビツトの検出信号が
取り出され、インバータ３６を介してＣＰＵ１０３のＮ
ＭＩ端子に印加され、所定の異常発生時の割込み処理を
行なわせる。

また、Ｉ１０ユニット４０からＣＰＵユニット３０への
データ転送時は、ドライバ１０５がＣＭＲ信号のハイレ
ベル期間オン状態で、かつ、レシーバ３３がオン状態で
あり、１１０回路４１の出力データは内部バス４６．ド
ライバ１０５．システムバス１０６．レシーバ３３．内
部バス３１を介してＣＰＵ１０３へ入力される。

このとき、内部バス４６のデータとシステムバス１０６
上でのデータとは、排他的論理和回路４２及びＤ型フリ
ップ７０ツブ４３により、前記と同様の検出動作が行な
われるため、インバータ４４からはシステムバス１０６
の正常時はハイレベル。

異常時はローレベルの検出信号が取り出され、ＣＰＵ１
０３のＮＭＩ端子にも印加される。

このように、本実施例によれば、パリティピットを用い
なくともシステムバスの診断ができるため、従来のよう
にデータの８ビット単位でパリティピットを付加する必
要がなく、よってシステムバス１０６の幅が増加しても
常に１ビツトの検出信号だけでシステムバス１０６の異
常を検出することができる。

（発明の効果） 上述の如く、本発明によれば、パリティピットを用いる
ことなくシステムバスの正常／異常検出結果をＣＰＵに
通知することができるため、データビット数が増加して
もデータの冗長度を増すことなく、常に１ビツトの正常
／異常検出結果でシステムバスの診断ができ、従来に比
べてシステムバスのチエツク用データ本数を削減するこ
とができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例の構成図、 第３図は第２図の動作説明用タイムチャート、第４図は
本発明が適用されるシステムの構成図、第５図は従来方
式の一例の構成図である。 図において、 ｉｏｉは第１のユニット、 １０２は第２のユニット、 １０３は中央処理装置（ＣＰＵ）、 １０４、　１＜１５はドライバ、 １０６はシステムバス、 １０１は第１の検出手段、 １０８は第２の検出手段、 １０９は通知手段 を示す。 第１図 （Ａ） Ａ ９４２図の鵞妨ヤ皺シ明］弔タイＡチマート第３図 第４図 燻未方式０−夛１嗣肴べ図 第５ 図

Claims (1)

1. 【特許請求の範囲】 中央処理装置（１０３）を有する第１のユニット（１０
   １）と、中央処理装置を有さない一又は二以上の第２の
   ユニット（１０２）との間を接続し、該第１及び第２の
   ユニット（１０１、１０２）の各内部バスから各ドライ
   バ（１０４、１０５）を介して送出されるデータを転送
   するシステムバス（１０６）のエラーを判定するシステ
   ムバスの診断方式において、 前記第１及び第２のユニット（１０１、１０２）の各々
   に前記内部バスのデータと前記ドライバ（１０４、１０
   ５）の送出データとの一致を検出する第１及び第２の検
   出手段（１０７、１０８）を設け、該第１及び第２の検
   出手段（１０７、１０８）の出力端をワイヤードＯＲで
   接続し、前記第１のユニット（１１）内の前記中央処理
   装置（１０３）へ検出結果を通知する通知手段（１０９
   ）を備えたことを特徴とするシステムバスの診断方式。