JP3002201B2 - クロス接続形検査回路及びそのための集積回路 - Google Patents

クロス接続形検査回路及びそのための集積回路

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JP3002201B2
JP3002201B2 JP63093329A JP9332988A JP3002201B2 JP 3002201 B2 JP3002201 B2 JP 3002201B2 JP 63093329 A JP63093329 A JP 63093329A JP 9332988 A JP9332988 A JP 9332988A JP 3002201 B2 JP3002201 B2 JP 3002201B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は故障検出回路に関し、更に詳細には、２つの
モジュールを備え、各モジュールが他方のモジュールの
出力を検査するようになっているクロス接続形検査回
路、及びそのための集積回路に関する。
〔従来の技術〕
コンピュータ及び他の電子工学装置は、相互接続され
た多くのモジュールを備えている。かかるモジュールと
しては、中央処理装置のような大規模機能装置や集積回
路チップがある。どのモジュールに故障があっても、特
にこれが直ちに検出されないと、大きな災害につながる
可能性がある。
故障検出のために、二重モジュールを用い、これらを
緊密に同期させて動作させるということが業界に知られ
ている。例えば、二重モジュールを、同様出力を受取る
ように接続し、そしてこれら出力を第３のモジュールで
比較し、これら出力が整合しない場合には前記第３のモ
ジュールがエラー信号を発生する。かかる方式は、それ
自体が潜在故障を持ち易い別々のオフチップ部品を必要
とするので、その有効性が制限される。比較回路内に未
検出の故障があると、被検モジュール内の障害が発見さ
れない恐れがある。
エラー検出回路を二重モジュールに集積するための技
術が従来から開発されている。例えば、米国特許第4,17
6,258号には、論理回路及び比較器を有する集積回路チ
ップが開示されている。２個のこれらチップを並列接続
し、一方のチップはその出力をイネーブルさせ、他方の
チップはその出力をディスエーブルさせるというように
することができる。前記ディスエーブルしたチップはチ
ェッカまたはスレーブとなり、前記イネーブルしたマス
タチップの出力をそれ自体の内部論理結果と比較する。
この方法においては、第３のモジュールの必要がなく、
且つ、１つのパート番号を有する２つの同構造のチップ
を用いることができる。しかし、この方法は、正常動作
中のチェッカ内の故障を検出する方法を提供しない。チ
ェッカが、その全体内またはその比較回路内で故障する
と、マスタチップ内の故障が検出されない可能性があ
る。
〔発明が解決しようとする課題〕
本発明は前記従来の事情に鑑みてなされたものであ
り、本発明は前記従来の欠点のないように改良したクロ
ス接続形検査回路を提供することを目的とする。本発明
はまた、前記クロス接続に用いることのできる単一集積
回路チップを提供することを目的とする。
〔課題を解決するための手段〕
本発明にかかるクロス接続形検査回路は２つのモジュ
ールを備えており、前記モジュールの各々はこの検査回
路の出力信号の一部を発生し、且つ、他方のモジュール
によって発生された信号部分をエラーについて検査す
る。前記いずれのモジュールも機能的となって出力の発
生及び出力の検査を行なうので、いずれのモジュールも
マスクではなく、またスレーブでもなく、そして、どち
らのモジュールの故障も他方のモジュールによって検出
される。
本発明の実施例においては、一方のモジュールが出力
データを発生し、他方のモジュールは前記出力データに
対応する検査信号、またはエラー検出コードを発生す
る。各モジュールはまた、内部結果を発生するための手
段、及びこの内部結果を他方のモジュールの出力と比較
してエラーについて検査するための手段を有する。
本発明にかかる集積回路チップは、該チップの２個を
クロス接続して前述の検査回路を構成するのに用いられ
るものである。この本発明集積回路チップは、論理回
路、２つの比較器、及び２つのゲート装置を有す。前記
論理回路はデータ出力端子及び検査記号出力端子を有
す。前記データ出力端子は、第１の比較器の一方の入力
端子に、及び第１のゲート装置の入力端子に接続され
る。前記第１のゲート装置の出力端子は、オフチップデ
ータ出力端子に、及び前記第１の比較器の他方の入力端
子に接続される。前記検査記号出力端子は、第２の比較
器の一方の入力端子に、及び第２のゲート装置の入力端
子に接続される。前記第２のゲート装置の出力端子は、
オフチップ検査記号出力端子に、及び前記第２の比較器
の他方の入力端子に接続される。前記ゲート装置は独立
に制御可能であり、その入力をその出力端子へ通過させ
るか、またはその入力を抑止して高インピーダンス出力
を示すかすることができる。
２つのこれら同構造の集積回路チップを並列接続し、
一方のチップが出力データを送り出し、他方のチップが
検査記号を送り出すようにすることができる。これは、
それらのゲート装置を相補的に構成し、各チップが一方
のゲートをイネーブルし、一方のゲートをディスエーブ
ルするようにすることによってなされる。そこで、出力
データを送り出すチップが検査記号を検査し、この間、
検査記号を送り出すチップが出力データを検査する。
この手法は、既に検査記号を使用している装置に特に
好適する。即ち、かかる装置においては、入出力ピン及
び何らかのエラー検出ハードウェアが既に所定位置に設
けられているからである。この手法を多重の入力及び出
力バスに延長し、各々がそれ自体のデータ部及び検査記
号部を持つようにすることができる。
〔実施例〕
第１図について説明すると、図は集積回路チップ10を
示すものである。チップ10は、論理回路14、２つの一致
比較器16、18、プリチェック回路20、検査記号発生器2
2、及び２つのドライバ24、26を備えている。プリチェ
ック回路20は、オフチップデータ入力端子28及びオフチ
ップ検査記号入力端子30においてそれぞれ前記チップに
入って来るデータ及び検査記号を受取り、エラーを検査
する。前記検査記号は、送信されデータの完全性を確認
するために業界に知られている複数のエラー検出コード
のうちの任意のものであってよい。本実施例において
は、検査記号はパリティビットであり、全てのデータは
１つまたは複数のビットのディジタルコード化データ信
号によって表わされる。検査記号がデータと整合してい
ないと、プリチェック回路20がオフチッププリチェック
エラー出力端子31上にエラー信号を発生する。
論理回路14は、オフチップデータ入力端子28上に受取
られた入力データに応答して論理回路内部出力回線32上
に出力データを発生するための任意の複雑性の任意のデ
ータ処理手段であってよい。本実施例における回線32及
び他の全ての回線上で、データのビットは並列に送信さ
れる。検査記号発生器22は、回線32上の論理回路出力デ
ータを回線33を介して受取り、このデータに対応する検
査記号を発生する。検査記号発生器22は、検査記号出力
が出力データから識別可能である限り、事実上、論理回
路14の一部である。
論理回路14の出力端子即ち内部出力回線32はドライバ
24の入力端子に接続されている。ドライバ24の出力端子
34はオフチップデータ出力端子36に接続されている。ド
ライバ24は、その入力端子上の信号を制御可能にゲート
制御し、これにより、この信号をその出力端子へ向かっ
て該ドライバを通過させるか、または通過を阻止するか
のいずれかを行なうための手段である。入力信号が通過
させられないと、高インピーダンス状態がドライバの出
力端子34に現われる。従って、ドライバ24は、スリース
テートドライバまたはオープンコレクタ型ドライバのよ
うな業界に周知の任意の個数のドライバ回路を具備す
る。ドライバ24の状態は、オフチップドライバイネーブ
ルピン38に与えられるイネーブル信号によって制御され
る。
検査記号発生器22の出力端子40はドライバ26の入力端
子に接続されている。このドライバはドライバ24と同じ
特性を有す。ドライバ26の状態は、オフチップドライバ
イネーブルピン42に与えられるイネーブル信号によって
制御される。ドライバ26の出力端子はオフチップ検査記
号出力端子44に接続されている。
論理回路14の出力端子32はまた比較器16の一方の入力
端子46に接続されている。ドライバ24の出力端子34は比
較器16の他方の入力端子48に接続されている。比較器16
は、その入力端子相互間の不一致性を検出し、これに応
答してその出力端子に前記不一致性を示す信号を発生さ
せるための手段である。比較器16の出力端子はオフチッ
プデータエラー出力端子50に接続されている。
検査記号発生器22の出力端子40はまた比較器18の一方
の入力端子52に接続されている。この比較器は比較器16
と同じ特性を有す。ドライバ26の出力端子は比較器18の
他方の入力端子54に接続されている。比較器18の出力端
子はオフチップ検査記号エラー出力端子56に接続されて
いる。
エラー出力端子31、50及び56は、全て、本実施例にお
いてオフチップ出力端子として示してあるが、前記のプ
リチェック回路及び比較器からのエラー信号はこのチッ
プ上にラッチ及び収集されて共通エラー信号を形成す
る。次いで走査路を用い、故障場所について個々のエラ
ー信号を試験する。オフチップピンの個数が重大である
場合にこの方法を用いる。同様に、本実施例においては
別々の入力及び出力のピンを示してあるが、ピンの数を
減らすために双方向入出力ピンを用いてもよい。入出力
ピンが入力モードになっている場合には、比較器の出力
はディスエーブルされる（例えば、出力を内部的にゲー
ト制御することにより）。また、２つのオフチップドラ
イバイネーブルピン38及び42を１つのピン（及びオンチ
ップインバータ）で置き換え、ドライバ24及び26を相補
的にイネーブルするようにすることもできる。第２図
に、クロス接続した２つの集積回路チップ10及び70を示
す。チップ10及び70は、各々が、第１図について説明し
たチップ10と同構造である。しかし、これらチップは、
それらの論理プロセッサが機械的に等価であるならば、
全ての点で同構造であるという必要はない。
チップ10及び70は、データ入力端子及び検査記号入力
端子を各チップ上の対応の入力ピンと並列に接続し、オ
フチップデータ出力端子を互いに接続し、オフチップ検
査記号出力端子を互いに接続することにより、クロス接
続されている。従って、第２図においては、外部的に供
給される入力データは、チップ10のオフチップデータ入
力端子28に、及びチップ70のオフチップデータ入力端子
72に接続される。外部的に供給される検査記号は、チッ
プ10のオフチップ検査記号入力端子30に、及びチップ70
のオフチップ検査記号入力端子74に接続される。チップ
10のオフチップデータ出力端子36は、チップ70のオフチ
ップデータ出力端子76に、及び外部データ出力回路78に
接続されている。チップ10のオフチップ検査記号出力端
子44は、チップ70のオフチップ検査記号出力端子80に、
及び外部検査記号出力回線82に接続されている。
第２図に示すように、各チップ上のドライバは相補的
に形成されている。第２図においては、イネーブル回線
を省略してあり、破線で、抑止状態、即ち高インピーダ
ンス出力状態にあるドライバを示し、実線で、イネーブ
ルされたドライバを示してある。チップ10においては、
ドライバ24がイネーブルされ、ドライバ26がディスエー
ブルされている。チップ70においては、ドライバ84がイ
ネーブルされ、ドライバ86がディスエーブルされてい
る。（各チップ上の２つのオフチップドライバイネーブ
ルピンを結合して単一のピンとなしてこれら２つの相補
的状態のいずれかにあるドライバを形成し、一方のドラ
イバがイネーブルされ、他方のドライバがディスエーブ
ルされるようにすることができる。） このクロス接続構成においては、いずれのチップもマ
スクでなく、またいずれのチップもスレーブでない。い
ずれのチップも、この装置の残部に対する出力信号の送
り出しに関与し、いずれのチップも、他方のチップによ
って送り出された出力を、内部的に発生された結果と比
較することにより、検査する。詳述すると、チップ10は
出力データを送り出し、チップ70は対応の検査記号を送
り出す。チップ70は出力データを検査し、チップ10は検
査記号を検査する。
作動においては、ドライバ24がイネーブルされると、
チップ10の論理回路14からの出力データが回線78上でこ
の装置の残部へ送られる。この出力データはまたチップ
70のオフチップデータ出力端子76へ送られ、該チップに
おいてこのデータは比較器88の一方の入力端子へ送られ
る。ドライバ86がディスエーブルされると、論理回路90
からの出力データはオフチップデータ出力端子76へ到達
することを阻止されるが、論理回路90の出力データは比
較器88の第２の入力端子へ送られる。このようにして、
比較器88は論理回路90からの出力データを論理回路14か
らの出力データと比較し、これら出力が等しくない場合
には、エラー信号がオフチップデータエラー出力端子96
上に発生される。ドライバ84がイネーブルされると、チ
ップ70の検査記号発生器98からの検査記号が回線82上で
この装置の残部へ送られる。この検査記号はまたチップ
10のオフチップ検査記号出力端子44へ送られ、該チップ
においてこの検査記号は比較器18の一方の入力端子へ送
られる。ドライバ26がディスエーブルされると、検査記
号発生器22からの検査記号はオフチップ検査記号出力端
子44へ到達することを阻止されるが、検査記号発生器22
からの検査記号は比較器18の他方の入力端子へ送られ
る。比較器18は検査記号発生器22からの検査記号を検査
記号発生器98からの検査記号と比較し、これら検査記号
が等しくない場合には、エラー信号がオフチップ検査記
号エラー出力端子56上に発生される。
以上から、本発明がどのようにして潜在故障に対する
保護を提供するかが解る。チップ10が故障すると、チッ
プ70の比較器88がエラーを検出する。チップ70が故障す
ると、チップ10の比較器18がエラーを検出する。また、
本実施例においては、チップ10及び70は自己検査回路網
を形成する。比較器がエラーの検出に失敗した場合に
は、このエラーはなお、検査記号を用いて後続の回路に
よって検出することができる。パリティ検査、及びエラ
ー検出コードを用いる他のこのようなハードウェアエラ
ー保護手段は多くの装置に組込まれており、本発明のこ
の実施例を用いても装置の価格が高くなるということは
ない。
また、チップ10及び70が同構造であるならば、各々が
比較器16及び89をそれぞれ有している。これら比較器
（16及び18）を二次的に用い、その片われの比較器18及
び88によって発生された信号で追加の検査及びエラー突
き止めを行なうことができる。例えば、比較器16は、論
理回路14（または90）が故障しても、通例はエラーを示
さない。しかし、両方の比較器16及び88がエラーを告げ
るならば、エラーが、ドライバ24内に、または出力デー
タバス即ち回線78内に（即ち、バス上の破損が）存在す
る公算が大きい。
オフチップエラー出力端子は、解析及び応答のために
保守プロセッサ（図示せず）に接続される。若干のタイ
ミング問題を考慮に入れるべきである。図示の実施例に
おいては、比較器入力が比較器に到達する時間的差異が
あるので、一時的エラー指示が比較器によって主張され
る。同じチップからの内部入力信号は、他のチップから
の入力信号の前に到達する。両方の入力信号が到達し、
オフチップエラー出力信号がこれら入力信号の比較の結
果を反映するまでは、オフチップエラー出力信号は有効
とならず、サンプリングされるべきでない。この遅延が
サイクルタイムを著しく増大させる可能性があるので、
若干の適用に対しては比較器入力信号をラッチすること
が好ましい。例えば、第１図について説明すると、ラッ
チまたはレジスタを比較器入力端子46、48、52及び54に
設ける。入力信号の比較を、これら信号の発生後の１ク
ロックサイクルで行なうことができ、この間、新しい値
が発生されている。
〔発明の効果〕
要約すると、本発明はクロス接続された検査回路を提
供するものであり、この回路においては、２つのモジュ
ールの各々が、出力の送り出し、及び他方のモジュール
によって送り出された出力の検査に関与する。本発明は
更に、単一の集積回路チップのための設計を提供するも
のであり、この設計は、かかるチップを２個用いてクロ
ス接続検査回路を形成することのできるようにしたもの
である。以上においては本発明をその実施例について説
明したが、本発明はこれに限定されるものではなく、本
発明の範囲を逸脱することなしに種々の形更を行なうこ
とが可能である。例えば、前述の実施例における出力端
子はクロス検査のためのデータ部及び検査記号部に分割
されているが、出力端子の他の分割（例えば、２つのデ
ータ部への分割）も可能である。従って、本発明の真の
範囲は特許請求の範囲の記載の如くである。
以上の記載に関連して、以下の各項を開示する。
1. 出力信号を発生するためのクロス接続形検査回路に
おいて、前記出力信号は少なくとも第１の部分及び第２
の部分を有し、前記検査回路は、 第１のモジュールと、 前記第１のモジュールに接続された第２のモジュール
とを備えて成り、 前記第１のモジュールは、 前記出力信号の第１の部分を発生するための手段を具
備し、 前記第２のモジュールは、 前記出力信号の第２の部分を発生するための手段と、 前記出力信号の第１の部分をエラーについて検査する
ための手段とを具備し、 前記第１のモジュールは更に、 前記出力信号の第２の部分をエラーについて検査する
ための手段を具備し、 前記第１のモジュール及び前記第２のモジュールは、
前記第１のモジュールが前記出力信号の第２の部分を検
査し、前記第２のモジュールが前記出力信号の第１の部
分を検査するように協力的に構成されている。
2. 第１項記載の検査回路において、出力信号の前記第
１の部分はディジタルコード化出力データであり、出力
信号の前記第２の部分は前記出力データに対応するディ
ジタルコード化検査記号である。
3. 第２項記載の検査回路において、出力信号の第１の
部分を検査するための前記手段は、 内部データ結果を発生するため、前記第１のモジュー
ルの出力発生手段と機能的に等価である手段と、 前記内部データ結果と、前記第１のモジュールの出力
発生手段によって発生された出力データと比較するた
め、前記内部データ結果発生手段に、及び前記第１のモ
ジュールの出力発生手段に接続された手段とを具備す
る。
4. 第３項記載の検査回路において、出力信号の第２の
部分を検査するための前記手段は、 内部検査記号結果を発生するため、前記第２のモジュ
ールの出力発生手段と機能的に等価である手段と、 前記内部検査記号結果を、前記第２のモジュールの出
力発生手段によって発生された検査記号と比較するた
め、前記内部検査記号結果発生手段に、及び前記第２の
モジュールの出力発生手段に接続された手段とを具備す
る。
5. 第４項記載の検査回路において、前記第１のモジュ
ール及び前記第２のモジュールは別々の集積回路チップ
である。
6. 第４項記載の検査回路において、前記第１のモジュ
ール及び前記第２のモジュールは同構造の集積回路チッ
プである。
7. 第６項記載の検査回路において、前記第１のモジュ
ール及び前記第２のモジュールは、互いに及び入力デー
タ源に接続されたオフチップデータ入力端子を有す。
8. 第７項記載の検査回路において、前記第１のモジュ
ール及び前記第２のモジュールは、互いに接続されたオ
フチップデータ出力端子、及び互いに接続されたオフチ
ップ検査記号発生端子を有す。
9. 入力端子及び第１の出力端子及び第２の出力端子を
有する論理回路と、 前記論理回路の第１の出力端子に接続された第１の入
力端子を有し、及び第２の入力端子を有し、前記入力端
子上の信号を比較するようになっている第１の比較手段
と、 前記論理回路の第１の出力端子に接続された第１の入
力端子を有し、及び前記第１の比較手段の第２の入力端
子に接続された出力端子を有する第１のゲート手段とを
備え、前記第１のゲート手段は前記論理回路の第１の出
力端子を前記第１のゲート手段の出力端子に制御可能に
接続するようになっており、更に、 前記論理回路の第２の出力端子に接続された第１の入
力端子を有し、及び第２の入力端子を有し、前記入力端
子上の信号を比較するようになっている第２の比較手段
と、 前記論理回路の第２の出力端子に接続された入力端子
を有し、及び前記第２の比較手段の第２の入力端子に接
続された出力端子を有する第２のゲート手段とを備え、
前記第２のゲート手段は前記論理回路の第２の出力端子
を前記第２のゲート手段の出力端子に制御可能に接続す
るようになっており、更に、 信号を受信して前記第１のゲート手段を制御するた
め、前記第１のゲート手段に接続された第１のオフチッ
プイネーブル手段と、 信号を受信して前記第２のゲート手段を前記第１のゲ
ート手段とは独立に制御するため、前記第２のゲート手
段に接続された第２のオフチップイネーブル手段と、 前記第１のゲート手段の出力端子に接続された第１の
オフチップ出力端子と、 前記第２のゲート手段の出力端子に接続された第２の
オフチップ出力端子とを備えて成る集積回路。
10. 第９項記載の集積回路において、前記論理回路の
前記第１の出力端子はデータ出力端子であり、前記論理
回路の前記第２の出力端子は検査記号出力端子である。
11. 第10項記載の集積回路において、前記論理回路
は、 出力データを発生するため、前記論理回路データ出力
端子に接続された手段と、 前記出力データに対応する検査記号を発生するため、
前記論理回路検査記号出力端子に接続された手段とを具
備する。
12. 第９項記載の集積回路において、前記第１及び第
２のゲート手段はスリーステートドライバである。
13. 第９項記載の集積回路において、前記第１及び第
２のゲート手段はオープンコレクカ型ドライバである。
14. 第10項記載の集積回路において、前記検査記号は
パリティビットである。
15. 第９項記載の集積回路において、前記論理回路は
少なくとも１つの入力端子を有し、前記集積回路は更
に、 前記論理回路の入力端子に接続されたオフチップデー
タ入力端子と、 オフチップ検査記号入力端子と、 入力データをエラーについて検査するため、前記オフ
チップデータ入力端子に接続された第１の入力端子を有
し、及び前記オフチップ検査記号入力端子に接続された
第２の入力端子を有するプリチェック手段とを備えてい
る。
16. 出力データを発生するための論理手段を備え、前
記論理手段は、少なくとも１つの入力端子を有し、及び
データ出力端子を有しており、更に、 前記出力データに対応する検査記号を発生するため、
前記論理手段の出力端子に接続された手段と、 前記論理回路のデータ出力端子に接続された第１の入
力端子を有し、及び第２の入力端子を有する第１の比較
器と、 前記論理回路のデータ出力端子に接続された入力端子
を有し、及び前記第１の比較器の第２の入力端子に接続
された出力端子を有する第１のゲート手段とを備え、前
記データ出力を前記第１のゲート手段の出力端子に制御
可能に接続するようになっており、更に、 信号を受信して前記第１のゲート手段を制御するた
め、前記第１のゲート手段に接続された第１のオフチッ
プイネーブル手段と、 前記論理回路の検査記号出力端子に接続された第１の
入力端子を有し、及び第２の入力端子を有する第２の比
較器と、 前記論理回路の検査記号出力端子に接続された入力端
子を有し、及び前記第２の比較器の第２の入力端子に接
続された出力端子を有する第２のゲート手段とを備え、
前記検査記号出力端子を前記第２のゲート手段の出力端
子に制御可能に接続するようになっており、更に、 信号を受信して前記第２のゲート手段を前記第１のゲ
ート手段とは独立に制御するため、前記第２のゲート手
段に接続された第２のオフチップイネーブル手段と、 前記第１のゲート手段の出力端子に接続されたオフチ
ップデータ出力端子と、 前記第２のゲート手段の出力端子に接続されたオフチ
ップ検査記号出力端子と、 前記論理回路の入力端子に接続されたオフチップデー
タ入力端子と、 オフチップ検査記号入力端子と、 入力データをエラーについて検査するため、前記オフ
チップデータ入力端子に接続された第１の入力端子を有
し、及び前記オフチップ検査記号入力端子に接続された
第２の入力端子を有するプリチェック手段とを備えて成
る集積回路。
17. 第１の入力端子及び第１の出力端子及び第２の出
力端子を有する論理回路と、 前記論理回路の第１の出力端子に接続された第１の入
力端子を有し、及び第２の入力端子を有し、前記入力端
子上の信号を比較するようになっている第１の比較手段
と、 前記論理回路の第１の出力端子に接続された入力端子
を有し、及び前記第１の比較手段の第２の入力端子に接
続された出力端子を有する第１のゲート手段とを備え、
前記論理回路の第１の出力端子を前記第１のゲート手段
の出力端子に制御可能に接続するようになっており、更
に、 前記論理回路の第２の出力端子に接続された第１の入
力端子を有し、及び第２の入力端子を有し、前記入力端
子上の信号を比較するようになっている第２の比較手段
と、 前記論理回路の第２出力端子に接続された入力端子を
有し、及び前記第２の比較手段の第２の入力端子を接続
された出力端子を有する第２のゲート手段とを備え、前
記論理回路の第２の出力端子を前記第２のゲート手段の
出力端子に制御可能に接続するようになっており、更
に、 制御信号を受信するため、前記第１のゲート手段に、
及び前記第２のゲート手段に接続されたオフチップイネ
ーブル手段を備え、前記制御信号は、前記ゲート手段の
一方をしてその入力端子をその出力端子に接続せしめ、
且つ同時に、前記ゲート手段の他方をしてその入力端子
をその出力端子から接続解除せしめるものであり、更
に、 前記第１のゲート手段の出力端子に接続された第１の
オフチップ出力端子と、 前記第２のゲート手段の出力端子に接続された第２の
オフチップ出力端子とを備えて成る集積回路。
【図面の簡単な説明】
第１図は本発明を実施するための集積回路チップの論理
図、第２図は第１図に示す型式のクロス接続された２つ
の集積回路チップの論理図である。 10、70……集積回路チップ、 14、90……論理回路、 16、18、88、89……比較器、 20……プリチェック回路、 22、98……検査記号発生器、 24、26、84、86……ドライバ。
フロントページの続き (72)発明者 ダニエル イー レノースキ アメリカ合衆国 カリフォルニア州 94040 マウンテン ヴィュー 44 サ ウス レングストッフ アベニュー 255 (56)参考文献 特開 昭61−267140（ＪＰ，Ａ) 特開 昭59−45558（ＪＰ，Ａ) 特開 昭54−19627（ＪＰ，Ａ) 特公 昭58−55530（ＪＰ，Ｂ２)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】ディジタル出力データ及びディジタル検査
    記号データを発生する回路で、該出力データ及び該検査
    記号データを検査する相互結合検査回路であって、 オフチップデータ出力、オフチップ検査記号入力、前記
    オフチップデータ出力に結合され、該オフチップデータ
    出力で出力データを発生する第１の論理手段、前記第１
    の論理手段に接続され前記出力データを受け取りかつ該
    出力データから前記検出記号を発生する第１の検査記号
    発生手段、前記第１の検査記号発生手段に結合された一
    つの入力及び前記オフチップ検査記号入力に結合された
    第２の入力を有する第１の比較器を備えている第１の集
    積回路と、 出力データを発生する第２の論理手段、オフチップ検査
    記号出力、オフチップデータ入力、前記第２の論理手段
    に結合され前記出力データを受け取りかつ前記オフチッ
    プ検査記号出力で前記出力データから前記検査記号デー
    タを発生する第２の検査記号発生手段、前記第２の論理
    手段に結合された一つの入力及び前記オフチップデータ
    入力に結合された第２の入力を有する第２の比較器を備
    えている第２の集積回路と、 前記第１の集積回路の前記オフチップデータ出力を前記
    第２の集積回路の前記オフチップデータ入力に結合する
    手段と、 前記第２の集積回路の前記オフチップ検査記号出力を前
    記第１の集積回路の前記オフチップ検査記号入力に結合
    する手段とを備え、 前記第１の集積回路は、前記データ出力を駆動しかつ前
    記検査記号出力を検査し、前記第２の集積回路は、前記
    検査記号出力を駆動しかつ前記データ出力を検査するこ
    とを特徴とする相互結合検査回路。
  2. 【請求項２】データ出力及び検査記号出力を発生しかつ
    検査すべく同一の集積回路に結合されるように構成され
    た集積回路であって、 データ出力及び検査記号出力を有し、データ及び該デー
    タに対応する検査記号を出力する論理回路と、 前記論理回路の前記データ出力に結合された第１の入
    力、及び第２の入力を有し、入力信号を比較する第１の
    比較手段と、 前記第１の比較手段の前記第２の入力に結合されたオフ
    チップデータ出力と、 前記論理回路の前記データ出力に結合された入力及び前
    記オフチップデータ出力に結合された出力を有し、該論
    理回路の該データ出力を該オフチップデータ出力に制御
    可能に結合する第１のゲーディング手段と、 前記論理回路の前記検査記号出力に結合された第１の入
    力、及び第２の入力を有し、入力信号を比較する第２の
    比較手段と、 前記第２の比較手段の前記第２の入力に結合されたオフ
    チップ検査記号出力と、 前記論理回路の前記検査記号出力に結合された入力及び
    前記オフチップ検査記号出力に結合された出力を有し、
    該論理回路の該検査記号出力を該オフチップ検査記号出
    力に制御可能に結合する第２のゲーディング手段と、 前記第１のゲーティング手段に結合され、該第１のゲー
    ティング手段を制御するための信号を受信する第１のオ
    フチップイネーブル手段と、 前記第２のゲーティング手段に結合され、前記第１のゲ
    ーティング手段と独立に該第２のゲーティング手段を制
    御するための信号を受信する第２のオフチップイネーブ
    ル手段とを備え、 前記集積回路は、前記論理回路出力の一つだけをオフチ
    ップ出力に結合すべく前記第１の及び第２のオフチップ
    イネーブル手段に前記信号を供給することによって構成
    されえて、それにより、他のオフチップ出力を、比較手
    段に信号を渡すための入力として用いらせることを許容
    し、補完的に構成された同一の集積回路は、一つの集積
    回路が前記データ出力を駆動しかつ検査記号を検出し同
    時に他の集積回路が前記記号出力を駆動しかつ前記デー
    タを比較するように前記第１の集積回路に並列に結合さ
    れうることを特徴とする集積回路。
  3. 【請求項３】出力データを発生するための論理手段を備
    え、前記論理手段は、少なくとも一つの入力端子を有し
    かつデータ出力端子を有しており、更に、 前記出力データに対応する検査信号を発生するため、前
    記論理手段の出力端子に接続された手段と、 前記論理回路のデータ出力端子に接続された第１の入力
    端子を有し、かつ第２の入力端子を有する第１の比較器
    と、 前記論理回路のデータ出力端子に接続された入力端子を
    有し、かつ前記第１の比較器の第２の入力端子に接続さ
    れた出力端子を有する第１のゲート手段とを備え、前記
    データ出力を前記第１のゲート手段の出力端子に制御可
    能に接続するようになっており、更に、 信号を受信して前記第１のゲート手段を制御するため、
    前記第１のゲート手段に接続された第１のオフチップイ
    ネーブル手段と、 前記論理回路の検査記号出力端子に接続された第１の入
    力端子を有し、かつ第２の入力端子を有する第２の比較
    器と、 前記論理回路の検査記号出力端子に接続された入力端子
    を有し、かつ前記第２の比較器の第２の入力端子に接続
    された出力端子を有する第２のゲート手段とを備え、前
    記検査記号出力端子を前記第２のゲート手段の出力端子
    に制御可能に接続するようになっており、更に、 信号を受信して前記第２のゲート手段を前記第１のゲー
    ト手段とは独立に制御するため、前記第２のゲート手段
    に接続された第２のオフチップイネーブル手段と、 前記第１のゲート手段の出力端子に接続されたオフチッ
    プデータ出力端子と、 前記第２のゲート手段の出力端子に接続されたオフチッ
    プ検査記号出力端子と、 前記論理回路の入力端子に接続されたオフチップデータ
    入力端子と、 オフチップ検査記号入力端子と、 入力データをエラーについて検査するため、前記オフチ
    ップデータ入力端子に接続された第１の入力端子を有
    し、かつ前記オフチップ検査信号入力端子に接続された
    第２の入力端子を有するプルチェック手段とを備えてい
    ることを特徴とする集積回路。
  4. 【請求項４】第１の入力端子及び第１の出力端子及び第
    ２の出力端子を有する論理回路と、 前記論理回路の第１の出力端子に接続された第１の入力
    端子を有し、かつ第２の入力端子を有し、前記入力端子
    上の信号を比較するようになっている第１の比較手段
    と、 前記論理回路の第１の出力端子に接続された入力端子を
    有し、かつ前記第１の比較手段の第２の入力端子に接続
    された出力端子を有する第１のゲート手段とを備え、前
    記論理回路の第１の出力端子を前記第１のゲート手段の
    出力端子に制御可能に接続するようになっており、更
    に、 前記論理回路の第２の出力端子に接続された第１の入力
    端子を有し、かつ第２の入力端子を有し、前記入力端子
    上の信号を比較するようになっている第２の比較手段
    と、 前記論理回路の第２の出力端子に接続された入力端子を
    有し、かつ前記第２の比較手段の第２の入力端子に接続
    された出力端子を有する第２のゲート手段とを備え、前
    記論理回路の第２の出力端子を前記第２のゲート手段の
    出力端子に制御可能に接続するようになっており、更
    に、 制御信号を受信するため、前記第１のゲート手段及び前
    記第２のゲート手段に接続されたオフチップイネーブル
    手段を備え、前記制御信号は、前記ゲート手段の一方を
    してその入力端子をその出力端子に接続せしめ、且つ同
    時に、前記ゲート手段の他方をしてその入力端子をその
    出力端子から接続解除せしめるものであり、更に、 前記第１のゲート手段の出力端子に接続された第１のオ
    フチップ出力端子と、 前記第２のゲート手段の出力端子に接続された第２のオ
    フチップ出力端子とを備えていることを特徴とする集積
    回路。
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