JP3210833B2 - エラーチェック方法および装置 - Google Patents
エラーチェック方法および装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1633—Error detection by comparing the output of redundant processing systems using mutual exchange of the output between the redundant processing components
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B61—RAILWAYS
- B61L—GUIDING RAILWAY TRAFFIC; ENSURING THE SAFETY OF RAILWAY TRAFFIC
- B61L15/00—Indicators provided on the vehicle or train for signalling purposes
- B61L15/0062—On-board target speed calculation or supervision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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-
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
を用いた制御装置に用いるエラーチェック方法および装
置、特に、鉄道車両の制御装置のようなフェイルセイフ
性の要求される制御装置に適したエラーチェック方法お
よび装置に関するものである。
を用いた制御装置に用いるエラーチェック方法および装
置、特に、鉄道車両の制御装置のようなフェイルセイフ
性の要求される制御装置に適したエラーチェック方法お
よび装置に関するものである。
【０００２】
【従来の技術】鉄道車両等の制御を行う場合、誤ったデ
ータに基づく誤制御が行われると、人命にかかわる事故
につながる恐れがある。このため、これらの制御装置に
はフェイルセイフ性が要求されており、入出力データや
演算処理の正当性を保証することが必要となる。
ータに基づく誤制御が行われると、人命にかかわる事故
につながる恐れがある。このため、これらの制御装置に
はフェイルセイフ性が要求されており、入出力データや
演算処理の正当性を保証することが必要となる。
【０００３】データ伝送過程等における入出力データの
正当性を保証する手段としては、送信側で伝送データに
対してチェックコードを付加し、受信側でチェックコー
ドと伝送データを照合し、伝送誤りを検出する方法が広
く用いられている。チェックコードとしては、パリティ
ビットやＣＲＣ（巡回冗長検査、 Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ ｃｈｅｃｋ）コードなどが一般的で
ある。
正当性を保証する手段としては、送信側で伝送データに
対してチェックコードを付加し、受信側でチェックコー
ドと伝送データを照合し、伝送誤りを検出する方法が広
く用いられている。チェックコードとしては、パリティ
ビットやＣＲＣ（巡回冗長検査、 Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ ｃｈｅｃｋ）コードなどが一般的で
ある。
【０００４】一方、処理そのものの正当性を保証する手
段として、処理装置を多重系で構成し、各系の処理結果
を照合し、照合結果の不一致を検出することにより処理
の異常を検出する方法が、フェイルセイフ性を要求され
る装置を中心に用いられている。
段として、処理装置を多重系で構成し、各系の処理結果
を照合し、照合結果の不一致を検出することにより処理
の異常を検出する方法が、フェイルセイフ性を要求され
る装置を中心に用いられている。
【０００５】この場合のデータ照合方法としては、バス
照合方法に代表されるハードウェア的な方法のほか、ソ
フトウェアにより各系の処理結果に付加されたＣＲＣコ
ードを照合することにより、処理の不一致を検出する方
法が特開昭６０−２３３７３４に示されている。
照合方法に代表されるハードウェア的な方法のほか、ソ
フトウェアにより各系の処理結果に付加されたＣＲＣコ
ードを照合することにより、処理の不一致を検出する方
法が特開昭６０−２３３７３４に示されている。
【０００６】
【発明が解決しようとする課題】このような従来の技術
においては、照合手段そのものに異常が生じたことによ
り、照合結果が「誤りなし」の側に固定する場合があ
り、完全なフェイルセイフであるとは言えない。このた
め、２重系の照合においては、特殊なフェイルセイフ論
理を用いて、照合回路自身の故障も含めて検出可能な方
法が実用化されているが、論理が特殊なため回路が複雑
化・大規模化し、信頼性及び処理速度の面で問題があ
る。
においては、照合手段そのものに異常が生じたことによ
り、照合結果が「誤りなし」の側に固定する場合があ
り、完全なフェイルセイフであるとは言えない。このた
め、２重系の照合においては、特殊なフェイルセイフ論
理を用いて、照合回路自身の故障も含めて検出可能な方
法が実用化されているが、論理が特殊なため回路が複雑
化・大規模化し、信頼性及び処理速度の面で問題があ
る。
【０００７】一方、ソフトウェアにより照合を行うと、
装置の簡素化及び処理の高速化を図ることが可能となる
が、ソフトウェア暴走時のフェイルセイフ性に問題があ
る。
装置の簡素化及び処理の高速化を図ることが可能となる
が、ソフトウェア暴走時のフェイルセイフ性に問題があ
る。
【０００８】また、データ伝送等において、多重系を構
成せず、データとチェックコードの照合によりデータ誤
りを検出する場合においては、チェッカ自身の故障につ
いては、あまり考慮されていない。
成せず、データとチェックコードの照合によりデータ誤
りを検出する場合においては、チェッカ自身の故障につ
いては、あまり考慮されていない。
【０００９】本発明の目的は、照合論理回路に特別な論
理を使用することなく、通常の非フェイルセイフ論理に
より照合回路自身の故障検出も含めたフェイルセイフな
データエラーチェックを実現することにある。
理を使用することなく、通常の非フェイルセイフ論理に
より照合回路自身の故障検出も含めたフェイルセイフな
データエラーチェックを実現することにある。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、演算処理結果に対して２つの
互いに異なるチェックコード生成手段によりチェックコ
ードを付加し、前記チェックコードに対応した２つのチ
ェック手段に対して、前記の２つのチェックコードを付
加した演算処理結果を交互に供給することにより、チェ
ック結果の交番化を行なう。
めに、本発明においては、演算処理結果に対して２つの
互いに異なるチェックコード生成手段によりチェックコ
ードを付加し、前記チェックコードに対応した２つのチ
ェック手段に対して、前記の２つのチェックコードを付
加した演算処理結果を交互に供給することにより、チェ
ック結果の交番化を行なう。
【００１１】
【作用】前記構成において、データ正常時には、２つの
チェック手段によるチェック結果は、「誤りなし」と
「誤りあり」が交互に現れる交番信号となっており、ま
た一方のチェック結果が「誤りなし」の場合、もう一方
のチェック結果は「誤りあり」となる。
チェック手段によるチェック結果は、「誤りなし」と
「誤りあり」が交互に現れる交番信号となっており、ま
た一方のチェック結果が「誤りなし」の場合、もう一方
のチェック結果は「誤りあり」となる。
【００１２】データに異常が生じた場合には、２つのチ
ェック手段のチェック結果は共に「誤りあり」となり、
交番信号でなくなる。チェック手段自身に異常が生じた
場合、その判定結果は「誤りなし」ないしは「誤りあ
り」のいずれか一方に固定する。従って、２つのチェッ
ク結果のうち、少なくとも一方の交番が停止することに
より、処理ないしはチェック手段の異常を検出すること
が可能となる。
ェック手段のチェック結果は共に「誤りあり」となり、
交番信号でなくなる。チェック手段自身に異常が生じた
場合、その判定結果は「誤りなし」ないしは「誤りあ
り」のいずれか一方に固定する。従って、２つのチェッ
ク結果のうち、少なくとも一方の交番が停止することに
より、処理ないしはチェック手段の異常を検出すること
が可能となる。
【００１３】
【実施例】以下、図面に示した本発明の１実施例につい
て詳細に説明する。
て詳細に説明する。
【００１４】図１は、本発明のデータエラーチェック装
置を応用した列車制御車上装置とその周辺装置の構成を
示す図、図２はデータ処理装置（ＦＳ−ＣＰＵ）１およ
び速度制御装置（ＦＳ−ＩＯＵ）２の内部構成を表す
図、図３は本実施例による列車制御装置の機能構成を示
したものである。
置を応用した列車制御車上装置とその周辺装置の構成を
示す図、図２はデータ処理装置（ＦＳ−ＣＰＵ）１およ
び速度制御装置（ＦＳ−ＩＯＵ）２の内部構成を表す
図、図３は本実施例による列車制御装置の機能構成を示
したものである。
【００１５】データ処理装置（ＦＳ−ＣＰＵ）１は、地
上から先行列車の位置や前方区間の制限速度などに関す
る情報を入力ポートＲＸＤｂ，ＲＸＣｂに受け、データ
処理後出力ポートＴＸＤａ、ＴＸＣａから速度制御装置
（ＦＳ−ＩＯＵ）２の入力ポートＲＸＤ、ＲＸＣに制限
速度情報を供給する。
上から先行列車の位置や前方区間の制限速度などに関す
る情報を入力ポートＲＸＤｂ，ＲＸＣｂに受け、データ
処理後出力ポートＴＸＤａ、ＴＸＣａから速度制御装置
（ＦＳ−ＩＯＵ）２の入力ポートＲＸＤ、ＲＸＣに制限
速度情報を供給する。
【００１６】データ処理装置１の入力ポートＲＸＤｂに
は先行列車の位置情報、前方区域の制限速度などに関す
るデータ、入力ポートＲＸＣｂには伝送用同期クロック
信号が送られてくる。さらに、速度制御装置の入力ポー
トＲＸＤには制限速度、入力ポートＲＸＣには伝送用ク
ロック信号が送られてくる。
は先行列車の位置情報、前方区域の制限速度などに関す
るデータ、入力ポートＲＸＣｂには伝送用同期クロック
信号が送られてくる。さらに、速度制御装置の入力ポー
トＲＸＤには制限速度、入力ポートＲＸＣには伝送用ク
ロック信号が送られてくる。
【００１７】リレーユニット（ＲＹＵ）３は、速度制御
装置２の出力する故障検知信号ＦＤＦ，非常ブレーキ信
号ＥＢＦ、常用ブレーキ信号ＮＢＦに応じて故障検知リ
レーＦＤＲ、非常ブレーキリレーＥＢＲ，常用ブレーキ
リレーＮＢＲをそれぞれ動作させる。
装置２の出力する故障検知信号ＦＤＦ，非常ブレーキ信
号ＥＢＦ、常用ブレーキ信号ＮＢＦに応じて故障検知リ
レーＦＤＲ、非常ブレーキリレーＥＢＲ，常用ブレーキ
リレーＮＢＲをそれぞれ動作させる。
【００１８】信号通信送受信器（ＴＲＸ）４は、送受信
アンテナ５を介して地上から伝送される情報をデータ制
御装置１に与える。速度発電機（ＴＧ）６は、車輪回転
数に関する信号を速度制御装置２の入力ポートＴＧＰに
供給し、列車の走行距離、速度などを演算する。ブレー
キ制御ユニット（ＢＣＵ）７は、非常ブレーキリレーリ
レーＥＢＲ，常用ブレーキリレーＮＢＲの出力に応じて
車輪８にブレーキをかけ、レール９との摩擦で列車を止
める。
アンテナ５を介して地上から伝送される情報をデータ制
御装置１に与える。速度発電機（ＴＧ）６は、車輪回転
数に関する信号を速度制御装置２の入力ポートＴＧＰに
供給し、列車の走行距離、速度などを演算する。ブレー
キ制御ユニット（ＢＣＵ）７は、非常ブレーキリレーリ
レーＥＢＲ，常用ブレーキリレーＮＢＲの出力に応じて
車輪８にブレーキをかけ、レール９との摩擦で列車を止
める。
【００１９】地上に設置された信号通信装置（図示しな
い）からレール９を介して先行列車の位置（在線軌道回
路）が周期的に送られ、送受信アンテナ５、車上装置の
送受信機４によってそのデータが受信され、データ制御
装置１の入力ポートＲＸＤｂ，ＲＸＣｂに供給される。
入力ポートＲＸＤｂには先行列車の位置情報、前方区域
の制限速度などに関するデータ、入力ポートＲＸＣｂに
は伝送用同期クロック信号が送られてくる。
い）からレール９を介して先行列車の位置（在線軌道回
路）が周期的に送られ、送受信アンテナ５、車上装置の
送受信機４によってそのデータが受信され、データ制御
装置１の入力ポートＲＸＤｂ，ＲＸＣｂに供給される。
入力ポートＲＸＤｂには先行列車の位置情報、前方区域
の制限速度などに関するデータ、入力ポートＲＸＣｂに
は伝送用同期クロック信号が送られてくる。
【００２０】一方、速度制御装置２の入力ポートＴＧＰ
には、車輪８の車軸に設置された速度発電機６によって
検出された距離パルスが供給される。このパルスは図３
に示すようにタコジェネパルス入力車輪径補正部で補正
された後、距離積算部で積算され自列車の現在位置が計
算される。
には、車輪８の車軸に設置された速度発電機６によって
検出された距離パルスが供給される。このパルスは図３
に示すようにタコジェネパルス入力車輪径補正部で補正
された後、距離積算部で積算され自列車の現在位置が計
算される。
【００２１】この自列車の位置情報は、制限速度補間部
に送られるとともに出力ポートＴＸＤ、ＴＸＣを経て，
データ処理装置（ＦＳ−ＣＰＵ）１の入力ポートＲＸＤ
ａ，ＲＸＣａに送られる。入力ポートＲＸＤａにはデー
タが、ＲＸＣａには伝送用同期クロック信号が送られ
る。位置に関する情報は出力ポートＴＸＤｂ，伝送用同
期クロック信号は出力ポートＴＸＣｂ、信号通信送受信
機（ＴＲＸ）を経て、後続列車に送られる。
に送られるとともに出力ポートＴＸＤ、ＴＸＣを経て，
データ処理装置（ＦＳ−ＣＰＵ）１の入力ポートＲＸＤ
ａ，ＲＸＣａに送られる。入力ポートＲＸＤａにはデー
タが、ＲＸＣａには伝送用同期クロック信号が送られ
る。位置に関する情報は出力ポートＴＸＤｂ，伝送用同
期クロック信号は出力ポートＴＸＣｂ、信号通信送受信
機（ＴＲＸ）を経て、後続列車に送られる。
【００２２】速度制御装置２の制限速度補間部は、入力
ポートＲＸＣに送られる伝送用同期クロックとともに入
力ポートＲＸＤに供給される制限速度情報と、自列車の
位置から制限速度を計算する。速度検出部は、距離パル
スと周期タイマーとの出力から現在の走行速度を計算す
る。ブレーキ指令演算制御部は制限速度と自列車の速度
を比較し、制限速度を上回った場合にはブレーキ指令を
発し、リレーユニット３を介してブレーキユニット７を
制御し、列車を安全に運行させる。
ポートＲＸＣに送られる伝送用同期クロックとともに入
力ポートＲＸＤに供給される制限速度情報と、自列車の
位置から制限速度を計算する。速度検出部は、距離パル
スと周期タイマーとの出力から現在の走行速度を計算す
る。ブレーキ指令演算制御部は制限速度と自列車の速度
を比較し、制限速度を上回った場合にはブレーキ指令を
発し、リレーユニット３を介してブレーキユニット７を
制御し、列車を安全に運行させる。
【００２３】図３に示すように速度制御装置（ＦＳ−Ｃ
ＰＵ）１、は先行列車の位置、前方区間の制限速度など
に関する情報を受信後、データ受信エラーチェック部で
チェックし、自列車位置情報Ｘｆ、路線データなどに基
づいて、制限速度パターンの算出を分担する。
ＰＵ）１、は先行列車の位置、前方区間の制限速度など
に関する情報を受信後、データ受信エラーチェック部で
チェックし、自列車位置情報Ｘｆ、路線データなどに基
づいて、制限速度パターンの算出を分担する。
【００２４】速度制御装置（ＦＳ−ＩＯＵ）２は、その
制限速度パターンに基づいた時々刻々のブレーキ制御指
令の算出を分担する。ここでＮＢＦは常用ブレーキ指
令、ＥＢＦは非常ブレーキ指令である。なお、制御装置
が故障したときは、制御装置の故障検知指令ＦＤＲが発
生する。
制限速度パターンに基づいた時々刻々のブレーキ制御指
令の算出を分担する。ここでＮＢＦは常用ブレーキ指
令、ＥＢＦは非常ブレーキ指令である。なお、制御装置
が故障したときは、制御装置の故障検知指令ＦＤＲが発
生する。
【００２５】また、速度制御装置２は、出力ポートＴＸ
Ｄ、ＴＸＣ、データ処理装置１の入力ポートＲＸＤａ、
ＲＸＣａ、出力ポートＴＸＤａ，ＴＸＣａを介して自列
車の位置に関する情報を後続列車に伝送する。
Ｄ、ＴＸＣ、データ処理装置１の入力ポートＲＸＤａ、
ＲＸＣａ、出力ポートＴＸＤａ，ＴＸＣａを介して自列
車の位置に関する情報を後続列車に伝送する。
【００２６】リレーユニット（ＲＹＵ）３は、交番化さ
れたブレーキ指令の交流増幅およびその整流とリレー駆
動を分担するものである。ここでブレーキ指令を交番化
しているのは、故障により制御装置出力あるいはリレー
駆動回路がブレーキ緩解側に固定されたとき不安全にな
ることを防止するために、交番信号をブレーキ緩解、交
番停止をブレーキ作用と決め、故障時には交番停止とな
りブレーキ作用側になることによってフェイルセイフ化
を図ったもので、従来から採用されているものと同じで
ある。
れたブレーキ指令の交流増幅およびその整流とリレー駆
動を分担するものである。ここでブレーキ指令を交番化
しているのは、故障により制御装置出力あるいはリレー
駆動回路がブレーキ緩解側に固定されたとき不安全にな
ることを防止するために、交番信号をブレーキ緩解、交
番停止をブレーキ作用と決め、故障時には交番停止とな
りブレーキ作用側になることによってフェイルセイフ化
を図ったもので、従来から採用されているものと同じで
ある。
【００２７】データ処理装置（ＦＳ−ＣＰＵ）１は、先
行列車の位置、前方区間の制限速度などに関する情報を
地上から受信後、エラーの有無をデータ受信エラーチェ
ック部でチェックし、エラーがない場合は、その先行列
車位置Ｘｐから自列車位置Ｘｆまでの間の路線の勾配情
報、曲線・分岐器等の速度制限情報を収納する路線デー
タファイルを参照して、データのチェックを行なった
後、そのデータに基づいて先行列車に追突せず、かつ途
中の速度制限をオーバーしないように運転するための制
限速度パターンＶｐ（Ｘｉ）を計算する。
行列車の位置、前方区間の制限速度などに関する情報を
地上から受信後、エラーの有無をデータ受信エラーチェ
ック部でチェックし、エラーがない場合は、その先行列
車位置Ｘｐから自列車位置Ｘｆまでの間の路線の勾配情
報、曲線・分岐器等の速度制限情報を収納する路線デー
タファイルを参照して、データのチェックを行なった
後、そのデータに基づいて先行列車に追突せず、かつ途
中の速度制限をオーバーしないように運転するための制
限速度パターンＶｐ（Ｘｉ）を計算する。
【００２８】この時、勾配情報は列車の有効減速度を算
出するために用いる。Ｘｉは勾配変化、速度制限等によ
るパターンの変曲点であり、Ｖｐ（Ｘｉ）はその点にお
ける制限速度である。このように計算された制限速度パ
ターン列（Ｖｐ（Ｘ０）、Ｖｐ（Ｘ１）、〜Ｖｐ（ｘ
ｎ））は、出力ポートＴＸＤａ、ＴＸＣａを介して速度
制御装置（ＦＳ−ＩＯＵ）２に渡される。なお図中では
省略されているが、データ処理装置（ＦＳ−ＣＰＵ）１
内でのパターンデータ計算処理は、間違いなく処理を行
なうために２重化されている。
出するために用いる。Ｘｉは勾配変化、速度制限等によ
るパターンの変曲点であり、Ｖｐ（Ｘｉ）はその点にお
ける制限速度である。このように計算された制限速度パ
ターン列（Ｖｐ（Ｘ０）、Ｖｐ（Ｘ１）、〜Ｖｐ（ｘ
ｎ））は、出力ポートＴＸＤａ、ＴＸＣａを介して速度
制御装置（ＦＳ−ＩＯＵ）２に渡される。なお図中では
省略されているが、データ処理装置（ＦＳ−ＣＰＵ）１
内でのパターンデータ計算処理は、間違いなく処理を行
なうために２重化されている。
【００２９】一方、速度制御装置２の入力ポートＴＧＰ
には、車輪８の車軸に設置された速度発電機６によって
検出された距離パルスが供給される。このパルスはタコ
ジェネパルス入力車輪径補正部で補正された後、距離積
算部で積算され自列車の現在位置が計算される。速度制
御装置（ＦＳ−ＩＯＵ）２は、前記のようにパルスを積
算し、自列車位置Ｘｆ（ｔ）を算出すると同時に、その
時間変化分である自列車速度Ｖｆ（ｔ）を算出する。
には、車輪８の車軸に設置された速度発電機６によって
検出された距離パルスが供給される。このパルスはタコ
ジェネパルス入力車輪径補正部で補正された後、距離積
算部で積算され自列車の現在位置が計算される。速度制
御装置（ＦＳ−ＩＯＵ）２は、前記のようにパルスを積
算し、自列車位置Ｘｆ（ｔ）を算出すると同時に、その
時間変化分である自列車速度Ｖｆ（ｔ）を算出する。
【００３０】速度制御装置（ＦＳ−ＩＯＵ）２はこの自
列車位置Ｘｆ（ｔ）およびデータ処理装置（ＦＳ−ＣＰ
Ｕ）１より受け取った制限速度パターン列（Ｖｐ（Ｘ
０）、Ｖｐ（Ｘ１）〜Ｖｐ（Ｘｎ））をもとに、Ｘｉ＜
Ｘｆ＜Ｘｉ−１、即ち自列車位置を内包区間とする制限
速度パターン対Ｖｐ（Ｘｉ）、Ｖｐ（Ｘｉ−１）を選択
し、その間を内挿してＸｆにおける制限速度Ｖｐ（Ｘ
ｆ）を算出する。
列車位置Ｘｆ（ｔ）およびデータ処理装置（ＦＳ−ＣＰ
Ｕ）１より受け取った制限速度パターン列（Ｖｐ（Ｘ
０）、Ｖｐ（Ｘ１）〜Ｖｐ（Ｘｎ））をもとに、Ｘｉ＜
Ｘｆ＜Ｘｉ−１、即ち自列車位置を内包区間とする制限
速度パターン対Ｖｐ（Ｘｉ）、Ｖｐ（Ｘｉ−１）を選択
し、その間を内挿してＸｆにおける制限速度Ｖｐ（Ｘ
ｆ）を算出する。
【００３１】この制限速度Ｖｐ（Ｘｆ）はブレーキ指令
演算制御部において現在の列車速度Ｖｆ（ｔ）と比較さ
れる。比較の結果、Ｖｆ＞Ｖｐであれば常用ブレーキ指
令が出力ポートＮＢＲに出力され、さらにＶｆ＞Ｖｐ＋
α（αは定数：例えば５km/h）であれば、非常ブレーキ
指令が出力ポートＥＢＲに出力される。なお、このと
き、最終的に出力されるブレーキ指令は、交番信号とし
て出力され、ブレーキ作用を示す場合を交番停止、ブレ
ーキ緩解を示す場合を交番信号とし、出力回路の故障等
でブレーキが作用しなくなることを防止し、フェイルセ
イフ化を図っている。
演算制御部において現在の列車速度Ｖｆ（ｔ）と比較さ
れる。比較の結果、Ｖｆ＞Ｖｐであれば常用ブレーキ指
令が出力ポートＮＢＲに出力され、さらにＶｆ＞Ｖｐ＋
α（αは定数：例えば５km/h）であれば、非常ブレーキ
指令が出力ポートＥＢＲに出力される。なお、このと
き、最終的に出力されるブレーキ指令は、交番信号とし
て出力され、ブレーキ作用を示す場合を交番停止、ブレ
ーキ緩解を示す場合を交番信号とし、出力回路の故障等
でブレーキが作用しなくなることを防止し、フェイルセ
イフ化を図っている。
【００３２】このように、路線条件を車上装置のデータ
として保持し、そのデータに基づき制御を行なうシステ
ムの場合、誤った速度パターンによる制御が実行された
場合には、最悪の場合列車衝突という事態も考えられ
る。パターンデータが１ビットでも誤っていた場合、数
値的にはまったく別のものになってしまうため、パター
ンデータの計算処理およびデータ処理装置（ＦＳ−ＣＰ
Ｕ）１と速度制御装置（ＦＳ−ＩＯＵ）２間の通信は確
実に実行されなければならない。
として保持し、そのデータに基づき制御を行なうシステ
ムの場合、誤った速度パターンによる制御が実行された
場合には、最悪の場合列車衝突という事態も考えられ
る。パターンデータが１ビットでも誤っていた場合、数
値的にはまったく別のものになってしまうため、パター
ンデータの計算処理およびデータ処理装置（ＦＳ−ＣＰ
Ｕ）１と速度制御装置（ＦＳ−ＩＯＵ）２間の通信は確
実に実行されなければならない。
【００３３】このため、処理装置ＦＳ−ＣＰＵ１内の処
理を２重化し、データ処理装置（ＦＳ−ＣＰＵ）１と速
度制御装置（ＦＳ−ＩＯＵ）２間の通信において、本発
明によるデータ照合方法を用いることにより、パターン
データの計算処理およびデータ伝送のフェイルセイフ化
を行なっている。
理を２重化し、データ処理装置（ＦＳ−ＣＰＵ）１と速
度制御装置（ＦＳ−ＩＯＵ）２間の通信において、本発
明によるデータ照合方法を用いることにより、パターン
データの計算処理およびデータ伝送のフェイルセイフ化
を行なっている。
【００３４】図４はデータ処理装置ＦＳ−ＣＰＵ１の構
成を示したもので、中央処理装置（ＣＰＵ）１１は、ク
ロックジェネレータＣＰＧ１０によって動作する。シリ
アル通信制御回路（以下ＣＣＵａ、ＣＣＵｂと略称す
る）１２ａ、１２ｂは、速度制御装置速度制御装置（Ｆ
Ｓ−ＩＯＵ）２、対地上送受信装置等の制御装置・回路
と接続している。
成を示したもので、中央処理装置（ＣＰＵ）１１は、ク
ロックジェネレータＣＰＧ１０によって動作する。シリ
アル通信制御回路（以下ＣＣＵａ、ＣＣＵｂと略称す
る）１２ａ、１２ｂは、速度制御装置速度制御装置（Ｆ
Ｓ−ＩＯＵ）２、対地上送受信装置等の制御装置・回路
と接続している。
【００３５】図では２個のポートを備えた構成となって
いるが、その個数は任意であり、また本実施例において
は省略されている外部バスインターフェースを設けるこ
とも可能である。
いるが、その個数は任意であり、また本実施例において
は省略されている外部バスインターフェースを設けるこ
とも可能である。
【００３６】図５は図２に示したＦＳ−ＣＰＵ１内の中
央処理装置（ＣＰＵ）１１内部の処理を示すフローチャ
ートである。まず、ステップ１１０ａでは、プログラム
ＡによりパターンデータＡ１１００ａが計算される。ス
テップ１１１ａでは、同じくプログラムＡによりＣＲＣ
コードＡ１１１０ａが計算される。ここで計算されるＣ
ＲＣコードの系列を「系列０」と呼ぶことにする。
央処理装置（ＣＰＵ）１１内部の処理を示すフローチャ
ートである。まず、ステップ１１０ａでは、プログラム
ＡによりパターンデータＡ１１００ａが計算される。ス
テップ１１１ａでは、同じくプログラムＡによりＣＲＣ
コードＡ１１１０ａが計算される。ここで計算されるＣ
ＲＣコードの系列を「系列０」と呼ぶことにする。
【００３７】次に、ステップ１１０ｂでは、プログラム
ＢによりパターンデータＢ１１００ｂが計算される。こ
こでプログラムＢは、プログラムＡと同一機能ではある
が異なるプログラムとすることにより、２つのプログラ
ムが同時に同じ誤りをすることを防止している。ステッ
プ１１１ｂでは、同じくプログラムＢによりＣＲＣコー
ドＢ１１１０ｂが計算される。なお、ここで計算される
ＣＲＣコードＢは、プログラムＡにより計算されるＣＲ
ＣコードＡとは異なる系列（「系列１」と呼ぶこととに
する）のＣＲＣコードであるとする。
ＢによりパターンデータＢ１１００ｂが計算される。こ
こでプログラムＢは、プログラムＡと同一機能ではある
が異なるプログラムとすることにより、２つのプログラ
ムが同時に同じ誤りをすることを防止している。ステッ
プ１１１ｂでは、同じくプログラムＢによりＣＲＣコー
ドＢ１１１０ｂが計算される。なお、ここで計算される
ＣＲＣコードＢは、プログラムＡにより計算されるＣＲ
ＣコードＡとは異なる系列（「系列１」と呼ぶこととに
する）のＣＲＣコードであるとする。
【００３８】ステップ１１２では、プログラムＡ、Ｂの
計算結果の間で、ＣＲＣコードを交換する処理を行な
う。ここでは、図６に詳細に示すようにパターンデータ
Ａ１１００ａとＣＲＣコードＢ１１１０ｂを結合したデ
ータを転送データＡ１１２０ａ、パターンデータＢ１１
００ｂとＣＲＣコードＡ１１１０ａを結合したデータを
転送データＢ１１２０ｂと呼ぶことにする。
計算結果の間で、ＣＲＣコードを交換する処理を行な
う。ここでは、図６に詳細に示すようにパターンデータ
Ａ１１００ａとＣＲＣコードＢ１１１０ｂを結合したデ
ータを転送データＡ１１２０ａ、パターンデータＢ１１
００ｂとＣＲＣコードＡ１１１０ａを結合したデータを
転送データＢ１１２０ｂと呼ぶことにする。
【００３９】なお、図６にステップ１１２における処理
の概要を示す。ステップ１１３では、データ切替フラグ
ＦＬＡＧを判定する。ＦＬＡＧ＝１の場合、ステップ１
１４ａにより転送データＡの送信処理を行なった後、ス
テップ１１５ａによりＦＬＡＧ＝０にリセットされる。
ＦＬＡＧ＝０の場合、ステップ１１４ｂにより転送デー
タＢの送信処理を行なった後、ステップ１１５ｂにより
ＦＬＡＧ＝１にセットされる。従って、データ処理装置
（ＦＳ−ＣＰＵ）からは、演算サイクル毎に、転送デー
タＡと転送データＢが交互に送信されることになる。
の概要を示す。ステップ１１３では、データ切替フラグ
ＦＬＡＧを判定する。ＦＬＡＧ＝１の場合、ステップ１
１４ａにより転送データＡの送信処理を行なった後、ス
テップ１１５ａによりＦＬＡＧ＝０にリセットされる。
ＦＬＡＧ＝０の場合、ステップ１１４ｂにより転送デー
タＢの送信処理を行なった後、ステップ１１５ｂにより
ＦＬＡＧ＝１にセットされる。従って、データ処理装置
（ＦＳ−ＣＰＵ）からは、演算サイクル毎に、転送デー
タＡと転送データＢが交互に送信されることになる。
【００４０】図７は速度制御装置ＦＳ−ＩＯＵ２の詳細
な構成を表す図で、中央処理装置（ＣＰＵ）２１、ＣＰ
Ｕ２１を駆動するためのクロックパルスジェネレータ２
０、データ処理装置ＦＳ−ＣＰＵ１、その他制御機器、
回路と接続するためのシリアル通信制御回路ＣＣＵ２
２、速度発電機からの距離パルスをカウントし、列車の
現在位置及び速度を算出するためのパルスカウンタ（Ｃ
ＮＴ）２３、ＣＰＵにより演算されたブレーキ指令の信
号変換を行ない、リレーユニットＲＹＵに供給する出力
インターフェース回路（ＩＦＵ）２４、データ照合回路
（ＣＨＫ）２５などから構成されている。
な構成を表す図で、中央処理装置（ＣＰＵ）２１、ＣＰ
Ｕ２１を駆動するためのクロックパルスジェネレータ２
０、データ処理装置ＦＳ−ＣＰＵ１、その他制御機器、
回路と接続するためのシリアル通信制御回路ＣＣＵ２
２、速度発電機からの距離パルスをカウントし、列車の
現在位置及び速度を算出するためのパルスカウンタ（Ｃ
ＮＴ）２３、ＣＰＵにより演算されたブレーキ指令の信
号変換を行ない、リレーユニットＲＹＵに供給する出力
インターフェース回路（ＩＦＵ）２４、データ照合回路
（ＣＨＫ）２５などから構成されている。
【００４１】各装置は、リード信号ＲＤ、ライト信号Ｗ
Ｒ、一時停止信号、割り込み信号ＷＡＩ、アドレス信号
Ａ１５〜Ａ０、データバスＤ０〜Ｄ７を有している。速
度制御装置（ＦＳ−ＩＯＵ）２内の中央処理装置ＣＰＵ
２１では、ブレーキ指令演算を行なう前に、まずデータ
処理装置（ＦＳ−ＣＰＵ）１からの転送データのチェッ
クを行なう。
Ｒ、一時停止信号、割り込み信号ＷＡＩ、アドレス信号
Ａ１５〜Ａ０、データバスＤ０〜Ｄ７を有している。速
度制御装置（ＦＳ−ＩＯＵ）２内の中央処理装置ＣＰＵ
２１では、ブレーキ指令演算を行なう前に、まずデータ
処理装置（ＦＳ−ＣＰＵ）１からの転送データのチェッ
クを行なう。
【００４２】図８は、伝送データチェックのフローチャ
ートである。ステップ２１０では、データ処理装置（Ｆ
Ｓ−ＣＰＵ）１からの転送データ（ＡまたはＢ）の受信
処理が行なわれる。
ートである。ステップ２１０では、データ処理装置（Ｆ
Ｓ−ＣＰＵ）１からの転送データ（ＡまたはＢ）の受信
処理が行なわれる。
【００４３】ステップ２１１ａでは、チェックプログラ
ムＡにより、「系列０」ＣＲＣコードによる、転送デー
タのＣＲＣチェックが行なわれる。ここで、チェック結
果が「誤りなし」の場合、ステップ２１２ａによりＣＲ
Ｃレジスタａに１が設定され、「誤りあり」の場合、ス
テップ２１３ａによりＣＲＣレジスタａに０が設定され
る。
ムＡにより、「系列０」ＣＲＣコードによる、転送デー
タのＣＲＣチェックが行なわれる。ここで、チェック結
果が「誤りなし」の場合、ステップ２１２ａによりＣＲ
Ｃレジスタａに１が設定され、「誤りあり」の場合、ス
テップ２１３ａによりＣＲＣレジスタａに０が設定され
る。
【００４４】なお、本実施例においては、ＣＲＣレジス
タとしてＣＰＵ内メモリの特定１バイトを割り当て、そ
の最下位（第０）ビットをＣＲＣレジスタａとして用い
ている。ステップ２１１ｂでは、チェックプログラムＢ
により、「系列１」ＣＲＣコードによる、転送データの
ＣＲＣチェックが行なわれる。ここで、チェック結果が
「誤りなし」の場合、ステップ２１２ｂによりＣＲＣレ
ジスタｂに１が設定され、「誤りあり」の場合、ステッ
プ２１３ｂによりＣＲＣレジスタｂに０が設定される。
タとしてＣＰＵ内メモリの特定１バイトを割り当て、そ
の最下位（第０）ビットをＣＲＣレジスタａとして用い
ている。ステップ２１１ｂでは、チェックプログラムＢ
により、「系列１」ＣＲＣコードによる、転送データの
ＣＲＣチェックが行なわれる。ここで、チェック結果が
「誤りなし」の場合、ステップ２１２ｂによりＣＲＣレ
ジスタｂに１が設定され、「誤りあり」の場合、ステッ
プ２１３ｂによりＣＲＣレジスタｂに０が設定される。
【００４５】なおＣＲＣレジスタｂとしては、前出のＣ
ＲＣレジスタの第１ビットを用いるものとする。ステッ
プ２１４では、ＣＲＣレジスタａ、ｂの内容を、データ
照合回路（ＣＨＫ）２５内の出力レジスタ（ＲＥＧ）２
５２へ転送する処理を行なう。
ＲＣレジスタの第１ビットを用いるものとする。ステッ
プ２１４では、ＣＲＣレジスタａ、ｂの内容を、データ
照合回路（ＣＨＫ）２５内の出力レジスタ（ＲＥＧ）２
５２へ転送する処理を行なう。
【００４６】これらの処理が終った後、ＣＰＵ２１はパ
ターンデータに基づきブレーキ指令演算を行ない、その
結果を出力インタフェース回路（ＩＦＵ２４）へ転送す
る。
ターンデータに基づきブレーキ指令演算を行ない、その
結果を出力インタフェース回路（ＩＦＵ２４）へ転送す
る。
【００４７】さて、データ処理装置（ＦＳ−ＣＰＵ）１
内の２つのプログラムによるパターンデータ計算結果が
同じ場合、ＣＲＣコードＢを持つ転送データＡをチェッ
クプログラムＢでＣＲＣチェックした場合、チェック結
果は「誤りなし」となり、ＣＲＣレジスタｂには１が設
定される。
内の２つのプログラムによるパターンデータ計算結果が
同じ場合、ＣＲＣコードＢを持つ転送データＡをチェッ
クプログラムＢでＣＲＣチェックした場合、チェック結
果は「誤りなし」となり、ＣＲＣレジスタｂには１が設
定される。
【００４８】逆に、ＣＲＣコードＡを持つ転送データＢ
をチェックプログラムＡでＣＲＣチェックした場合、チ
ェック結果は「誤りなし」となり、ＣＲＣレジスタａに
は１が設定される。なぜなら、ＣＲＣコードａ、ｂは、
同一データに対して生成されたものなので、ＣＲＣコー
ドを交換しても、パターンデータａ（あるいはｂ）に適
合しているからである。
をチェックプログラムＡでＣＲＣチェックした場合、チ
ェック結果は「誤りなし」となり、ＣＲＣレジスタａに
は１が設定される。なぜなら、ＣＲＣコードａ、ｂは、
同一データに対して生成されたものなので、ＣＲＣコー
ドを交換しても、パターンデータａ（あるいはｂ）に適
合しているからである。
【００４９】一方、ＣＲＣチェックコードＢを持つ転送
データＡをチェックプログラムＡでＣＲＣチェックした
場合、ＣＲＣ系列が異なるため、転送データの内容にか
かわりなく、チェック結果は常に「誤りあり」となり、
ＣＲＣレジスタａには０が設定される。
データＡをチェックプログラムＡでＣＲＣチェックした
場合、ＣＲＣ系列が異なるため、転送データの内容にか
かわりなく、チェック結果は常に「誤りあり」となり、
ＣＲＣレジスタａには０が設定される。
【００５０】一方、ＣＲＣチェックコードＡを持つ転送
データＢをチェックプログラムＢでＣＲＣチェックした
場合、ＣＲＣ系列が異なるため、転送データの内容にか
かわりなく、チェック結果は常に「誤りあり」となり、
ＣＲＣレジスタａ（ｂ）には０が設定される。データ処
理装置（ＦＳ−ＣＰＵ）１からは転送データＡとＢが交
互に送られてきているため、結局ＣＲＣレジスタａおよ
びｂには１と０が演算サイクル毎に交互に書き込まれる
ことになる。さらに、ＣＲＣレジスタａとｂの内容は互
いに反転しており、同時に１ないしは０になることはな
い。
データＢをチェックプログラムＢでＣＲＣチェックした
場合、ＣＲＣ系列が異なるため、転送データの内容にか
かわりなく、チェック結果は常に「誤りあり」となり、
ＣＲＣレジスタａ（ｂ）には０が設定される。データ処
理装置（ＦＳ−ＣＰＵ）１からは転送データＡとＢが交
互に送られてきているため、結局ＣＲＣレジスタａおよ
びｂには１と０が演算サイクル毎に交互に書き込まれる
ことになる。さらに、ＣＲＣレジスタａとｂの内容は互
いに反転しており、同時に１ないしは０になることはな
い。
【００５１】次に、データ処理装置（ＦＳ−ＣＰＵ）１
内の２つの処理結果に不一致が生じた場合を考える。こ
の場合における、転送データＡ（あるいはＢ）のプログ
ラムＢ（あるいはＡ）によるチェック結果は、データと
ＣＲＣコードが対応していないため、「誤りあり」とな
り、ＣＲＣレジスタｂ（あるいはａ）には０が設定され
る。一方、この場合のＣＲＣレジスタａ（あるいはｂ）
の内容は、先述した通り０である。従ってこの場合に
は、ＣＲＣレジスタａおよびｂの内容が同時に０とな
る。
内の２つの処理結果に不一致が生じた場合を考える。こ
の場合における、転送データＡ（あるいはＢ）のプログ
ラムＢ（あるいはＡ）によるチェック結果は、データと
ＣＲＣコードが対応していないため、「誤りあり」とな
り、ＣＲＣレジスタｂ（あるいはａ）には０が設定され
る。一方、この場合のＣＲＣレジスタａ（あるいはｂ）
の内容は、先述した通り０である。従ってこの場合に
は、ＣＲＣレジスタａおよびｂの内容が同時に０とな
る。
【００５２】データ伝送過程において誤りが生じた場
合、転送データＡ（あるいはＢ）のプログラムＢ（ある
いはＡ）によるチェック結果は、データに誤りが生じて
いるため、「誤りあり」となり、ＣＲＣレジスタｂ（あ
るいはａ）には０が設定される。一方、この場合のＣＲ
Ｃレジスタａ（あるいはｂ）の内容は、先述した通り０
である。従ってこの場合についても、ＣＲＣレジスタａ
およびｂの内容が同時に０となる。
合、転送データＡ（あるいはＢ）のプログラムＢ（ある
いはＡ）によるチェック結果は、データに誤りが生じて
いるため、「誤りあり」となり、ＣＲＣレジスタｂ（あ
るいはａ）には０が設定される。一方、この場合のＣＲ
Ｃレジスタａ（あるいはｂ）の内容は、先述した通り０
である。従ってこの場合についても、ＣＲＣレジスタａ
およびｂの内容が同時に０となる。
【００５３】ＣＰＵ２１もしくはその内部のチェックプ
ログラムに異常が生じた場合、ＣＲＣチェックの結果
は、「誤りなし」または「誤りあり」のいずれかに固定
するか、あるいはこれらがランダムに現れるものとな
る。
ログラムに異常が生じた場合、ＣＲＣチェックの結果
は、「誤りなし」または「誤りあり」のいずれかに固定
するか、あるいはこれらがランダムに現れるものとな
る。
【００５４】データ処理装置（ＦＳ−ＣＰＵ）１内の中
央演算装置（ＣＰＵ）２１、もしくはその内部のプログ
ラムの異常により、速度制御装置（ＦＳ−ＩＯＵ）２に
対する出力が転送データａ（あるいはｂ）に固定した場
合、ＣＲＣレジスタａの内容は０（あるいは１）に、Ｃ
ＲＣレジスタｂの内容は１（あるいは０）に固定する。
央演算装置（ＣＰＵ）２１、もしくはその内部のプログ
ラムの異常により、速度制御装置（ＦＳ−ＩＯＵ）２に
対する出力が転送データａ（あるいはｂ）に固定した場
合、ＣＲＣレジスタａの内容は０（あるいは１）に、Ｃ
ＲＣレジスタｂの内容は１（あるいは０）に固定する。
【００５５】図９はデータ照合回路（ＣＨＫ）２５の内
部構造を示した図である。ＡＮＤゲート２５１は、アド
レスデコーダ（ＤＥＣ）２５０の出力とＣＰＵ２１のラ
イト信号ＷＲのＡＮＤを取る。出力レジスタＲＥＧ２５
２は、２つのフリップフロップＦＦ０、ＦＦ１から構成
されており、それぞれＣＲＣレジスタａ、ｂの内容が書
き込まれる。正常時におけるＦＦ０、ＦＦ１の出力タイ
ムチャートを図１０に示す。
部構造を示した図である。ＡＮＤゲート２５１は、アド
レスデコーダ（ＤＥＣ）２５０の出力とＣＰＵ２１のラ
イト信号ＷＲのＡＮＤを取る。出力レジスタＲＥＧ２５
２は、２つのフリップフロップＦＦ０、ＦＦ１から構成
されており、それぞれＣＲＣレジスタａ、ｂの内容が書
き込まれる。正常時におけるＦＦ０、ＦＦ１の出力タイ
ムチャートを図１０に示す。
【００５６】交番ＡＮＤ回路（ＦＳＡＮＤ）２５３は、
２つのフリップフロップ（ＦＦａ）２５３０およびフリ
ップフロップ（ＦＦｂ）２５３１を図のように結んだも
ので、２つの入力ＴａおよびＴｂが共に交番信号で、か
つ互いに位相が反転している場合のみ、その照合出力Ｆ
ＤＦも交番信号となるものである。図１１〜図１３はＦ
ＳＡＮＤの動作タイムチャートを示した図である。
２つのフリップフロップ（ＦＦａ）２５３０およびフリ
ップフロップ（ＦＦｂ）２５３１を図のように結んだも
ので、２つの入力ＴａおよびＴｂが共に交番信号で、か
つ互いに位相が反転している場合のみ、その照合出力Ｆ
ＤＦも交番信号となるものである。図１１〜図１３はＦ
ＳＡＮＤの動作タイムチャートを示した図である。
【００５７】図１１はデータ処理装置（ＦＳ−ＣＰＵ）
での演算処理に不一致が生じた場合、またはデータ伝送
過程において誤りが生じた場合の動作タイムチャートを
示したものであり、不一致または誤りの生じた時点で入
力Ｔａ、Ｔｂが同時に０となるため、照合出力ＦＤＦの
交番が停止する。
での演算処理に不一致が生じた場合、またはデータ伝送
過程において誤りが生じた場合の動作タイムチャートを
示したものであり、不一致または誤りの生じた時点で入
力Ｔａ、Ｔｂが同時に０となるため、照合出力ＦＤＦの
交番が停止する。
【００５８】図１２はチェックプログラムに異常が生じ
た場合の動作タイムチャートを示したものである。この
場合、異常発生後、入力Ｔａ、Ｔｂが同時に１または０
になった時点で照合出力ＦＤＦの交番が停止する。図で
はプログラムＡに異常が発生し、その出力が１に固定し
た場合が示されているが、出力が０に固定した場合や、
プログラムＢに異常が発生した場合についても同様であ
る。
た場合の動作タイムチャートを示したものである。この
場合、異常発生後、入力Ｔａ、Ｔｂが同時に１または０
になった時点で照合出力ＦＤＦの交番が停止する。図で
はプログラムＡに異常が発生し、その出力が１に固定し
た場合が示されているが、出力が０に固定した場合や、
プログラムＢに異常が発生した場合についても同様であ
る。
【００５９】図１３はデータ処理装置（ＦＳ−ＣＰＵ）
からの出力が転送データａに固定した場合の動作タイム
チャートを示したものであり、この場合転送データが固
定した時点で照合出力ＦＤＦの交番が停止する。データ
処理装置（ＦＳ−ＣＰＵ）からの出力が転送データｂに
固定した場合についても同様である。
からの出力が転送データａに固定した場合の動作タイム
チャートを示したものであり、この場合転送データが固
定した時点で照合出力ＦＤＦの交番が停止する。データ
処理装置（ＦＳ−ＣＰＵ）からの出力が転送データｂに
固定した場合についても同様である。
【００６０】以上に示した通り、データ処理装置（ＦＳ
−ＣＰＵ）での処理に不一致が発生した場合、データ伝
送過程において誤りが生じた場合、チェックプログラム
に異常が生じた場合、データ処理装置（ＦＳ−ＣＰＵ）
からの出力データが固定した場合のいずれにおいても、
ＦＳＡＮＤからの照合出力ＦＤＦは交番停止するため、
異常を確実に検知することが可能となる。
−ＣＰＵ）での処理に不一致が発生した場合、データ伝
送過程において誤りが生じた場合、チェックプログラム
に異常が生じた場合、データ処理装置（ＦＳ−ＣＰＵ）
からの出力データが固定した場合のいずれにおいても、
ＦＳＡＮＤからの照合出力ＦＤＦは交番停止するため、
異常を確実に検知することが可能となる。
【００６１】リレーユニットＲＹＵ内の故障検知リレー
ＦＤＲは、ＦＳＡＮＤからの照合出力ＦＤＦによって駆
動されており、ＦＤＦの交番が停止すると、ＦＤＲのコ
イルは無励磁となり、接点が開くことによりブレーキユ
ニットＢＣＵに対し非常ブレーキが指令される。従っ
て、データ伝送過程において誤りが生じた場合、ＣＲＣ
チェッカに故障が生じた場合、データ処理装置（ＦＳ−
ＣＰＵ）からの出力データが固定した場合のいずれにお
いても非常ブレーキが動作し、フェイルセイフ化を図る
ことが可能となる。
ＦＤＲは、ＦＳＡＮＤからの照合出力ＦＤＦによって駆
動されており、ＦＤＦの交番が停止すると、ＦＤＲのコ
イルは無励磁となり、接点が開くことによりブレーキユ
ニットＢＣＵに対し非常ブレーキが指令される。従っ
て、データ伝送過程において誤りが生じた場合、ＣＲＣ
チェッカに故障が生じた場合、データ処理装置（ＦＳ−
ＣＰＵ）からの出力データが固定した場合のいずれにお
いても非常ブレーキが動作し、フェイルセイフ化を図る
ことが可能となる。
【００６２】なお、本実施例においては、チェックコー
ドとしてＣＲＣコードを用いたが、その他のチェックコ
ードを用いても差し支えない。また、本実施例における
ＣＲＣチェックはソフトウェアで行なっているが、ハー
ドウェアによるチェックを行なっても良いことは言うま
でもない。２つの処理は、同一ハード内で行なっても、
別のハードに分散して行なっても良い。
ドとしてＣＲＣコードを用いたが、その他のチェックコ
ードを用いても差し支えない。また、本実施例における
ＣＲＣチェックはソフトウェアで行なっているが、ハー
ドウェアによるチェックを行なっても良いことは言うま
でもない。２つの処理は、同一ハード内で行なっても、
別のハードに分散して行なっても良い。
【００６３】データ伝送過程での誤り検出のみを目的と
する場合には、演算処理は１つのプログラムで行ない、
チェックコード生成プログラムのみ２つ用意し、これら
を演算サイクル毎に切り替えて使用することにより、チ
ェック結果の交番信号化を図ることも可能である。
する場合には、演算処理は１つのプログラムで行ない、
チェックコード生成プログラムのみ２つ用意し、これら
を演算サイクル毎に切り替えて使用することにより、チ
ェック結果の交番信号化を図ることも可能である。
【００６４】
【発明の効果】以上説明の通り、本発明では、相異なる
チェックコードに対応した２つのチェック手段と、チェ
ック手段に対して前記チェックコードを交互に供給する
ことにより照合結果の交番化を図ることで、特殊なフェ
イルセイフ論理を用いることなくフェイルセイフ照合を
実現することが可能となる。このため照合論理が単純化
し、フェイルセイフ照合を用いた装置の小形高信頼化を
図ることが可能となる。
チェックコードに対応した２つのチェック手段と、チェ
ック手段に対して前記チェックコードを交互に供給する
ことにより照合結果の交番化を図ることで、特殊なフェ
イルセイフ論理を用いることなくフェイルセイフ照合を
実現することが可能となる。このため照合論理が単純化
し、フェイルセイフ照合を用いた装置の小形高信頼化を
図ることが可能となる。
【図１】本発明を用いた列車制御装置の構成を表す図で
ある。
ある。
【図２】データ処理装置（ＦＳ−ＣＰＵ）と速度制御装
置（ＦＳ−ＩＯＵ）の構成を表す図である。
置（ＦＳ−ＩＯＵ）の構成を表す図である。
【図３】本発明を用いた列車制御装置の機能構成を表す
図である。
図である。
【図４】データ処理装置（ＦＳ−ＣＰＵ）の詳細構成を
表す図である。
表す図である。
【図５】データ処理装置（ＦＳ−ＣＰＵ）内の処理フロ
ーチャートである。
ーチャートである。
【図６】ＣＲＣコード交換処理の概略図である。
【図７】速度制御装置（ＦＳ−ＩＯＵ）の詳細構成を表
す図である。
す図である。
【図８】速度制御装置（ＦＳ−ＩＯＵ）内における処理
フローチャートである。
フローチャートである。
【図９】データ照合回路の構成を表す図である。
【図１０】出力レジスタの動作タイムチャートである。
【図１１】処理の不一致ないしはデータ伝送誤りが生じ
た場合における交番ＡＮＤ回路の動作タイムチャートで
ある。
た場合における交番ＡＮＤ回路の動作タイムチャートで
ある。
【図１２】チェックプログラムに異常が生じた場合にお
ける交番ＡＮＤ回路の動作タイムチャートである。
ける交番ＡＮＤ回路の動作タイムチャートである。
【図１３】データ処理装置（ＦＳ−ＣＰＵ）からの出力
データが固定した場合における交番ＡＮＤ回路の動作タ
イムチャートである。
データが固定した場合における交番ＡＮＤ回路の動作タ
イムチャートである。
１…データ処理装置、２…速度制御装置、３…リレーユ
ニット、４…信号通信送受信器、 ５…送受信アンテ
ナ、６…速度発電機、７…ブレーキ制御ユニット。
ニット、４…信号通信送受信器、 ５…送受信アンテ
ナ、６…速度発電機、７…ブレーキ制御ユニット。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/14 - 11/20 G05B 9/02 G06F 13/00 H04L 1/00
Claims (3)
- 【請求項１】 同一データに対して同一処理内容を異な
る方法で演算処理し、前記２つの演算処理結果に対し
て、それぞれ異なる２つのチェックコードを生成し、前
記２つの演算処理結果間で前記２つのチェックコードを
交換し、前記交換されたチェックコードが付された演算
処理結果を、交互に、前記それぞれのチェックコードに
対応する２つのチェック手段に供給することを特徴とす
るエラーチェック方法。 - 【請求項２】 同一データに対して同一処理を行なう２
つの演算処理手段と、前記２つの演算処理手段による演
算処理結果に対して、それぞれ異なるチェックコードを
生成する２つのチェックコード生成手段と、前記２つの
演算処理結果間で前記生成された２つのチェックコード
を交換する手段と、前記それぞれのチェックコ一ドに対
応する２つのチェック手段とを備え、前記交換されたチ
ェックコードが付された演算処理結果を、交互に、前記
２つのチェック手段に供給することを特徴とするエラー
チェック装置。 - 【請求項３】 同一データに対して同一処理を行なう２
つの演算処理手段と、前記２つの演算処理手段による演
算処理結果に対して、それぞれ異なるチェックコードを
生成する２つのチェックコード生成手段と、前記２つの
演算処理結果間で前記生成された２つのチェックコード
を交換するチェックコード交換手段と、前記交換された
チェックコードが付された演算処理結果を、交互に送信
する手段とを備える第１の演算処理装置と、前記それぞ
れのチェックコ一ドに対応する２つのチェック手段とを
備える第２の演算処理装置とからなり、前記第１の演算
処理装置を送信側、前記第２の演算処理装置を受信側と
して通信を行ない、前記第１の演算処理装置の処理誤り
および両演算処理装置間における通信誤りを検出するエ
ラーチェック装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050595A JP3210833B2 (ja) | 1995-05-09 | 1995-05-09 | エラーチェック方法および装置 |
| EP96107022A EP0744693A1 (en) | 1995-05-09 | 1996-05-03 | Method and system for fail-safe error checking by providing plural series of check orders |
| CN96105671.1A CN1139802A (zh) | 1995-05-09 | 1996-05-09 | 提供多个检验码序列的差错检验方法和实施该方法的系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050595A JP3210833B2 (ja) | 1995-05-09 | 1995-05-09 | エラーチェック方法および装置 |
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|---|---|
| JPH08305593A JPH08305593A (ja) | 1996-11-22 |
| JP3210833B2 true JP3210833B2 (ja) | 2001-09-25 |
Family
ID=14537481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3210833B2 (ja) |
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- 1996-05-09 CN CN96105671.1A patent/CN1139802A/zh active Pending
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|---|---|
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