JP5467925B2 - パラレルバスの健全性チェック機能を備えた保安装置 - Google Patents
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Description
12 列車
13 車上ATCシステムにおけるATC受信部
14 車上ATCシステムにおけるフェールセーフ演算部
15 車上ATCシステムにおけるATC速度照査部
16 速度発電機
17 車輪
18 軌道回路
19 受電器
20 インタフェース部
21 外部機器
201 ATC受信部
202 フェールセーフ演算部
203a インタフェース部(1)
203b インタフェース部(2)
204a A系DSP
204b B系DSP
205a A系タイマ
205b B系タイマ
206a A系RAM
206b B系RAM
207a A系CPU
207b B系CPU
208 バス照合回路
209 バス照合方式2重系マイコン
211 速度照査部
212 パラレルバス
213a インタフェース部(1)DPRAM_1
213b インタフェース部(2)DPRAM_2
214a インタフェース部(1)CPU_1
214b インタフェース部(2)CPU_2
215a インタフェース部(1)インタフェース回路_1
215b インタフェース部(2)インタフェース回路_2
301 フェールセーフ演算部
302 インタフェース部
303 バス照合2重系マイコン
304 バスコントローラ
305 バッファIC
306 フェールセーフ演算部コネクタ
307 インタフェース部コネクタ
308 パラレルバス(データバス)
309 パラレルバス(アドレスバス)
310 インタフェース部DPRAM
311 インタフェース部CPU
Claims (3)
- フェールセーフ装置と、
前記フェールセーフ装置とパラレルバスのデータバスライン及びアドレスバスラインで接続した周辺装置のインタフェース部と
を備えた保安装置において、
前記フェールセーフ装置が、
前記周辺装置に対して、前記パラレルバスの前記データバスラインのデータバス幅に対応するビット数を有し、前記データバスラインの全ビットを0/1両方に書き換える複数のチェック用データのパターンを前記インタフェース部のメモリ上の指定アドレスへ周期的にライト/リードし、
リードした前記複数のチェック用データに基づいて、前記データバスラインの全ビットのデータ変化を確認することにより
前記パラレルバスの前記データバスラインの固定故障及び隣接信号ライン同士の混触を含む異常を検出し、
前記フェールセーフ装置が、
前記パラレスバスのアドレスバスラインの全ビットを0/1両方に書き換える前記データバスラインの複数のチェック用データのパターンと同じパターンを組み合わせた前記インタフェース部のメモリ上のアドレスバスチェック用アドレスの複数のエリアに予め書き込まれた前記アドレスバスチェック用アドレスごとに全て異なるアドレスバスチェック用固定データを、周期的にリードし、
前記アドレスバスチェック用固定データが前記アドレスバスチェック用アドレスのエリアに格納されていることを確認することにより、
前記アドレスバスラインの固定故障発生による異常を検出すること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。 - 請求項1に記載の保安装置において、
前記フェールセーフ装置が前記パラレルバスのデータバスライン異常もしくはアドレスバスライン異常を検出した場合は、前記フェールセーフ装置が故障検知出力を行い、パラレルバスラインのデータを用いた演算を停止し、装置を安全側動作とすること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。 - 請求項1または請求項2に記載されたパラレルバスの健全性チェック機能を備えた保安装置において、
前記フェールセーフ装置がバス照合同期方式2重系フェールセーフ装置であり、前記フェールセーフ装置内のバス照合同期方式2重系CPUが、前記パラレルバスのチェック用データの生成とライト/リードチェック処理を実行することにより、片系CPUで前記チェック用データのライト/リード演算の演算誤りが発生した際には、2重系照合不一致による故障検知となり、前記パラレルバスの異常検知処理誤りを検知し、装置を安全側動作とすること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。
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