JP6830407B2 - 車両制御装置 - Google Patents
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Description
2:制御部
3:通信部
4:伝送路
5:通信部
6:インタフェース部
7:車上機器
9:入力信号取込部
Claims (10)
- 鉄道車両に設置される1以上の車上機器の制御を行う制御部と、
前記制御部に伝送路を介して接続され、前記制御部と前記車上機器との間の通信を仲介するインタフェース部と、を有する車両制御装置であって、
前記インタフェース部は、前記車上機器が送出する信号を取り込む入力信号取込部を有し、
前記制御部は、前記車上機器または前記入力信号取込部における異常の発生を判断するためのフェイルセーフ演算部を有し、
前記フェイルセーフ演算部は、前記車上機器が送出する信号の健全性を確認するために用いられる信号である比較信号を記憶しており、
前記制御部は、ランダムな周期で、健全性確認電文を前記インタフェース部に送信し、
前記インタフェース部は、前記健全性確認電文を受信すると、前記入力信号取込部に規定の異常を発生させた状態で前記車上機器が送出する信号を取得し、当該信号を含む返信電文を前記制御部に返送し、
前記制御部は、前記フェイルセーフ演算部を用いて、前記返信電文に含まれている前記信号と前記比較信号との比較を行い、当該信号と当該比較信号とが不一致の場合、前記車上機器または前記入力信号取込部に異常が発生した旨を通知する、
ことを特徴とする、車両制御装置。 - 前記制御部は、一定の周期T[秒]毎に、自らが前記健全性確認電文であるか否かを示すフラグを含む電文を前記インタフェース部に送信する、
ことを特徴とする、請求項1に記載の車両制御装置。 - 前記フェイルセーフ演算部は、
(1) 乱数nを生成し、
(2) 前記制御部が前回、前記健全性確認電文を送信してから、n×T[秒]以上経過している場合に、前記制御部が前記インタフェース部に送信する前記電文の前記フラグに当該電文が前記健全性確認電文であることをセットし、
前記制御部は、前記一定の周期T[秒]毎に前記電文を送信する中で、前記フェイルセーフ演算部が前記(1)および(2)の処理を実行することにより、前記ランダムな周期で前記健全性確認電文の送信を実施する、
ことを特徴とする、請求項2に記載の車両制御装置。 - 前記返信電文には、前記健全性確認電文に対する応答を含む電文か否かを示す健全性確認実施済フラグが含まれており、
前記インタフェース部は、前記規定の異常を発生させた状態で前記車上機器が送出する信号を含む前記返信電文を前記制御部に返送する時に、前記健全性確認実施済フラグをセットし、
前記フェイルセーフ演算部は、前記返信電文に含まれている前記健全性確認実施済フラグがセットされている場合、当該返信電文に含まれている前記信号と前記比較信号との比較を行う、
ことを特徴とする、請求項2に記載の車両制御装置。 - 前記制御部は、前記健全性確認電文を前記インタフェース部に送信してから、所定の時間以内に前記インタフェース部から前記返信電文を受領しなかった場合、異常が発生したと判断する、
ことを特徴とする、請求項1に記載の車両制御装置。 - 鉄道車両に設置される1以上の車上機器の制御を行う制御部と、
前記制御部に伝送路を介して接続され、前記制御部と前記車上機器との間の通信を仲介するインタフェース部と、を有する車両制御装置の健全性確認方法であって、
前記インタフェース部は、前記車上機器が送出する信号を取り込む入力信号取込部を有し、
前記制御部は、前記車上機器または前記入力信号取込部における異常の発生を判断するためのフェイルセーフ演算部を有し、
前記フェイルセーフ演算部は、前記車上機器が送出する信号の健全性を確認するために用いられる信号である比較信号を記憶しており、
(1) 前記制御部が、ランダムな周期で、健全性確認電文を前記インタフェース部に送信する第1ステップと、
(2) 前記インタフェース部が、前記健全性確認電文の受信に応じて、前記入力信号取込部に規定の異常を発生させた状態で前記車上機器が送出する信号を取得し、当該信号を含む返信電文を前記制御部に返送する第2ステップと、
(3) 前記フェイルセーフ演算部が、前記制御部に返送された前記返信電文に含まれている前記信号と前記比較信号との比較を行い、当該信号と当該比較信号とが不一致の場合、前記車上機器または前記入力信号取込部に異常が発生した旨を通知する第3ステップと、
を実行することを特徴とする、車両制御装置の健全性確認方法。 - 前記制御部は、一定の周期T[秒]毎に、自らが前記健全性確認電文であるか否かを示すフラグを含む電文を前記インタフェース部に送信する、
ことを特徴とする、請求項6に記載の車両制御装置の健全性確認方法。 - 前記第1ステップにおいて、
前記フェイルセーフ演算部が、
(4) 乱数nを生成し、
(5) 前記制御部が前回、前記健全性確認電文を送信してから、n×T[秒]以上経過している場合に、前記制御部が前記インタフェース部に送信する前記電文の前記フラグに当該電文が前記健全性確認電文であることをセットし、
前記制御部は、前記一定の周期T[秒]毎に前記電文を送信する中で、前記フェイルセーフ演算部が前記(4)および(5)の処理を実行することにより、前記ランダムな周期で前記健全性確認電文の送信を実施する、
ことを特徴とする、請求項7に記載の車両制御装置の健全性確認方法。 - 前記返信電文には、前記健全性確認電文に対する応答を含む電文か否かを示す健全性確認実施済フラグが含まれており、
前記第2ステップにおいて前記インタフェース部は、前記返信電文の前記健全性確認実施済フラグをセットし、
前記第3ステップにおいて前記フェイルセーフ演算部は、前記返信電文に含まれている前記健全性確認実施済フラグがセットされている場合、当該返信電文に含まれている前記信号と前記比較信号との比較を行う、
ことを特徴とする、請求項7に記載の車両制御装置の健全性確認方法。 - 前記制御部が、前記健全性確認電文を前記インタフェース部に送信してから、所定の時間以内に前記インタフェース部から前記返信電文を受領しなかった場合、異常が発生したと判断する第4ステップと、
を実行することを特徴とする、請求項6に記載の車両制御装置の健全性確認方法。
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JP2017109689A JP6830407B2 (ja) | 2017-06-02 | 2017-06-02 | 車両制御装置 |
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JP2017109689A JP6830407B2 (ja) | 2017-06-02 | 2017-06-02 | 車両制御装置 |
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JP2018207649A JP2018207649A (ja) | 2018-12-27 |
JP6830407B2 true JP6830407B2 (ja) | 2021-02-17 |
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ID=64957596
Family Applications (1)
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