JP6367173B2 - 制御出力回路、演算装置、電子端末装置及び接点入力回路 - Google Patents

Description

本発明は、電子連動装置の電子端末装置等に関する。

鉄道の信号保安装置に用いられる電子連動装置において、信号機や転てつ機、軌道回路等の現場機器との入出力回路として使用される電子端末装置では、制御出力回路の故障検知のため、出力ポートそれぞれの出力をフィードバックするための入力ポートを備えることで、リードバック診断の機能を有する構成が知られている（例えば、特許文献１参照）。

特開２０１２−１４８７２９号公報

入出力ポートに対するアクセス回数を減らし処理能力を向上させるため、データバスを、特許文献１の電子端末装置のような従来の８ビットバスから３２ビットバスに拡張した電子端末装置の開発にあたり、入出力ポートを指定するアドレスデコーダが故障した場合、従来のリードバック診断では検知できない場合があることがわかった。また、電子連動装置の接点入力回路の同様の開発にあたっても同様の課題があることがわかった。

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、入出力ポートを指定するアドレスデコーダの故障を確実に検知できるようにすることである。

上記課題を解決するための第１の発明は、
演算装置から入力される制御データをリレーユニットへ出力し、当該出力した制御データを前記演算装置にリードバックする制御出力回路であって、
出力ポート、入力ポート及びバッファの組み合わせでなるブロックであり、同一の出力選択信号で前記出力ポート及び前記バッファが選択されて、データバスのうちの共用ビットラインに伝送される制御データを前記出力ポートが出力するとともに前記共用ビットラインとは異なる他ビットラインに伝送されるチェックコードを前記バッファが記憶し、同一の入力選択信号で前記入力ポート及び前記バッファが選択されて、前記リードバックする制御データを前記入力ポートが前記共用ビットラインに伝送するとともに前記バッファが記憶しているチェックコードを前記他ビットラインに伝送する複数のブロックと、
データ出力時にアドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記出力ポート及び前記バッファを選択する前記出力選択信号を出力する出力用アドレスデコーダと、
リードバック時に前記アドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記入力ポート及び前記バッファを選択する前記入力選択信号を出力する入力用アドレスデコーダと、
を備え、前記出力選択信号で選択された出力ポートのブロックと、前記入力選択信号で選択された入力ポートのブロックとが同一の場合、前記データ出力時に前記他ビットラインに伝送されたチェックコードと同一のチェックコードが前記リードバック時に前記他ビットラインに伝送される、制御出力回路である。

この第１の発明によれば、制御データをリレーユニットへ出力する制御出力回路において、出力用アドレスデコーダ、及び、入力用アドレスデコーダの故障を確実に検知することができる。すなわち、出力用アドレスデコーダ、及び、入力用アドレスデコーダが、ともに正常ならば、あるデコーダチェック用バッファから読み出したチェックコードは、その前に当該バッファに記憶させたチェックコードと一致する。しかし、例えば、出力用アドレスデコーダが故障している場合、当該デコーダからは、入力したアドレス信号に対応する出力選択信号とは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファとは別のバッファに、チェックコードが記憶されることになる。また、入力用アドレスデコーダが故障している場合も同様であり、当該デコーダからは、入力したアドレス信号に対応する入力選択信号とは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファとは別のバッファに記憶されているチェックコードが読み出されることになる。

従って、あるブロックについて、出力用アドレスデコーダに、当該ブロックのデコーダチェック用バッファを選択するようにアドレス信号を出力して記憶させたチェックコードと、入力用アドレスデコーダに、当該ブロックのデコーダチェック用バッファを選択するようにアドレス信号を出力して読み出したチェックコードと、が一致するかを判定することで、出力用アドレスデコーダによる、当該バッファを選択する出力選択信号のデコード動作、及び、入力用アドレスデコーダによる、当該バッファを選択する入力選択信号のデコード動作が正常であるかを判定することができる。

第２の発明として、第１の発明の制御出力回路であって、
前記ブロックには、
前記データバスのうちの上位側を前記共用ビットラインとし、下位側を前記他ビットラインとする系統と、
前記データバスのうちの下位側を前記共用ビットラインとし、上位側を前記他ビットラインとする系統と、
の２系統の回路ブロックがある、
制御出力回路を構成しても良い。

この第２の発明によれば、データバスのうちのチェックコードの伝送に使用されるビットが系統毎に異なるため、データバスの健全性を確認することができる。

第３の発明として、第２の発明の制御出力回路であって、
前記系統別に複数の前記ブロックがあり、
前記リレーユニットへの出力段に、各系統毎に、当該系統に含まれる各出力ポートの出力値が一致した場合に当該出力値を出力する出力回路を更に備えた、
制御出力回路を構成しても良い。

この第３の発明によれば、系統別に複数のブロックがあり、ある系統の各出力ポートの出力値が一致した場合に当該出力値を出力する構成の制御出力回路を実現できる。仮に、同じ系統内で出力ポートの出力選択信号が入れ替わるという故障が生じても、ブロック別に、デコーダチェック用バッファを選択してチェックコードの記憶／読み出しを行うため、この故障を検知できる。なお、この故障は、同じ系統内で出力ポートが入れ替わって選択されるため、リレーユニットへの制御データの出力としては意図しない出力とはならないため、出力用アドレスデコーダの潜在故障といえる。この潜在故障は、従来のリードバック診断では検知できない。

第４の発明として、第１〜第３の何れかの発明の制御出力回路であって、
前記出力用アドレスデコーダ及び前記入力用アドレスデコーダが、前記アドレス信号が示す値の増加に対して前記ブロックの特定順序が逆となるようにデコード設定がなされている、
制御出力回路を構成しても良い。

この第４の発明によれば、アドレスバスに生じたビット故障を検知することができる。すなわち、出力用アドレスデコーダと入力用アドレスデコーダとは、同一のアドレスバスを介してアドレス信号を入力するため、アドレスバスにビット故障が発生すると、アドレスバスに伝送されるべきアドレス信号と、各アドレスデコーダに入力されるアドレス信号とが異なる可能性がある。そこで、出力用アドレスデコーダ、及び、入力用アドレスデコーダにおいて、アドレス信号に対するブロックの特定順序が逆になるように設定すると、アドレスバスにビット故障が発生した場合には、ある同じブロックの出力ポート及び入力ポートを選択したときに実際に選択される出力ポートのブロックと入力ポートのブロックとが異なるため、読み出したチェックコードは、記憶させたチェックコードと一致しない。

第５の発明として、第１〜第４の何れかの発明の制御出力回路を制御する前記演算装置であって、
前記データ出力時に第１のアドレス信号を前記制御出力回路に出力して前記出力用アドレスデコーダに選択させた出力ポートのブロックと同一のブロックに属する入力ポートを、前記リードバック時に前記入力用アドレスデコーダに選択させる第２のアドレス信号を前記制御出力回路に出力することと、
前記第１のアドレス信号を出力した前記データ出力時に前記他ビットラインに伝送したチェックコードと、前記第２のアドレス信号を出力した前記リードバック時に前記他ビットラインに伝送されているチェックコードとが一致するか否かを判定することと、
を実行する演算装置を構成しても良い。

この第５の発明によれば、第１〜第４の何れかの発明の効果を有する制御出力回路を制御して、リレーユニットへの制御データの出力を行わせるとともに、出力用アドレスデコーダ、及び、入力用アドレスデコーダの故障を検知する演算装置を実現できる。

第６の発明として、第５の発明の演算装置であって、
前記データ出力の度に、異なる前記チェックコードを生成する生成手段、
を更に備えた演算装置を構成しても良い。

この第６の発明によれば、データ出力毎に、異なるチェックコードをデコーダチェック用バッファに記憶させるため、読み出したチェックコードから、デコーダチェック用バッファの固定故障を検知することができる。

第７の発明として、
第１〜第４の何れかの発明の制御出力回路と、
当該制御出力回路を制御する第５又は第６の発明の演算装置と、
を具備した電子端末装置を構成しても良い。

この第７の発明によれば、制御出力回路と、これを制御する演算装置とを具備する電子端末装置であって、第１〜第６の何れかの発明の効果を有する電子端末装置を実現できる。

第８の発明は、
外部入力される接点信号を演算装置へ出力する接点入力回路であって、
入力ポート及びバッファの組み合わせでなるブロックであり、出力選択信号で前記バッファが選択されて、データバスのうちの信号入力用ラインとは異なる他ビットラインに伝送されるチェックコードを前記バッファが記憶し、同一の入力選択信号で前記入力ポート及び前記バッファが選択されて、前記接点信号のデータ（以下「接点信号データ」という）を前記入力ポートが前記信号入力用ラインに伝送するとともに前記バッファが記憶しているチェックコードを前記他ビットラインに伝送する複数のブロックと、
バッファ書込時にアドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記バッファを選択する前記出力選択信号を出力する出力用アドレスデコーダと、
接点信号データ入力時に前記アドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記入力ポート及び前記バッファを選択する前記入力選択信号を出力する入力用アドレスデコーダと、
を備え、前記出力選択信号で選択されたバッファのブロックと、前記入力選択信号で選択された入力ポートのブロックとが同一の場合、前記バッファ書込時に前記他ビットラインに伝送されたチェックコードと同一のチェックコードが前記接点信号データ入力時に前記他ビットラインに伝送される、接点入力回路である。

この第８の発明によれば、接点信号を演算装置に入力する接点入力回路において、入力用アドレスデコーダ、及び、出力用アドレスデコーダの故障を確実に検知することができる。すなわち、出力用アドレスデコーダ、及び、入力用アドレスデコーダが、ともに正常ならば、あるデコーダチェック用バッファから読み出したチェックコードは、その前に当該バッファに記憶させたチェックコードと一致する。しかし、例えば、出力用アドレスデコーダが故障している場合、当該デコーダからは、入力したアドレス信号に対応する出力選択信号とは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファとは別のバッファに、チェックコードが記憶されることになる。また、入力用アドレスデコーダが故障している場合にも同様であり、当該デコーダからは、入力したアドレス信号に対応する入力選択信号とは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファとは別のバッファに記憶されているチェックコードが読み出されることになる。

従って、あるブロックについて、出力用アドレスデコーダに、当該ブロックのデコーダチェック用バッファを選択するようにアドレス信号を出力して記憶させたチェックコードと、入力用アドレスデコーダに、当該ブロックのデコーダチェック用バッファを選択するようにアドレス信号を出力して読み出したチェックコードと、が一致するかを判定することで、出力用アドレスデコーダによる、当該バッファを選択する出力選択信号のデコード動作、及び、入力用アドレスデコーダによる、当該バッファを選択する入力選択信号のデコード動作が正常であるかを判定することができる。

第９の発明として、第８の発明の接点入力回路であって、
前記ブロックには、
前記データバスのうちの上位側を前記信号入力用ラインとし、下位側を前記他ビットラインとする系統と、
前記データバスのうちの下位側を前記信号入力用ラインとし、上位側を前記他ビットラインとする系統と、
の２系統のブロックがある、
接点入力回路を構成しても良い。

この第９の発明によれば、第２の発明と同様に、データバスのうちのチェックコードの伝送に使用されるビットが系統毎に異なるため、データバスの健全性を確認することができる。

第１０の発明として、第８又は第９の発明の接点入力回路であって、
前記出力用アドレスデコーダ及び前記入力用アドレスデコーダは、前記アドレス信号が示す値の増加に対して前記ブロックの特定順序が逆となるようにデコード設定がなされている、
接点入力回路を構成しても良い。

この第１０の発明によれば、第４の発明と同様に、アドレスバスに生じたビット故障を検知することができる。

第１１の発明として、
第８〜第１０の何れかの発明の接点入力回路を制御する前記演算装置であって、
前記バッファ書込時に第１のアドレス信号を前記接点入力回路に出力して前記出力用アドレスデコーダに選択させたバッファのブロックと同一のブロックに属する入力ポートを、前記接点信号データ入力時に前記入力用アドレスデコーダに選択させる第２のアドレス信号を前記接点入力回路に出力することと、
前記第１のアドレス信号を出力した前記バッファ書込時に前記他ビットラインに伝送したチェックコードと、前記第２のアドレス信号を出力した前記接点信号データ入力時に前記他ビットラインに伝送されているチェックコードとが一致するか否かを判定することと、
を実行する演算装置を構成しても良い。

この第１１の発明によれば、第８〜第１０の何れかの発明の効果を有する接点入力回路を制御して、接点信号を入力させるとともに、入力用アドレスデコーダ、及び、出力用アドレスデコーダの故障を検知する、演算装置を実現できる。

第１２の発明として、第１１の発明の演算装置であって、
前記バッファ書込の度に、異なる前記チェックコードを生成する生成手段、
を更に備えた演算装置を構成しても良い。

この第１２の発明によれば、データ出力毎に、異なるチェックコードをデコーダチェック用バッファに記憶させるため、読み出したチェックコードから、デコーダチェック用バッファの固定故障を検知することができる。

第１３の発明として、
第８〜第１０の何れかの発明の接点入力回路と、
当該接点入力回路を制御する第１１又は第１２の発明の演算装置と、
を具備した電子端末装置を構成しても良い。

この第１３の発明によれば、接点入力回路と、これを制御する演算装置とを具備する電子端末装置であって、第８〜第１０の何れかの発明の効果を有する電子端末装置を実現できる。

第１実施形態の電子端末装置の構成図。 制御出力回路の回路図。 アドレスデコーダのデコード動作の説明図。 データバスの各ビットの使用例。 演算装置の機能構成図。 出力時データバス設定テーブルのデータ構成例。 チェックコードデータのデータ構成例。 入力時データバス設定テーブルのデータ構成例。 出力制御処理のフローチャート。 第２実施形態の電子端末装置の構成図。 接点入力回路の回路構成図。 アドレスデコーダのデコード動作の説明図。 データバスの各ビットの使用例。 演算装置の機能構成図。 出力時データバス設定テーブルのデータ構成例。 入力時データバス設定テーブルのデータ構成例。 入力制御処理のフローチャート。

［第１実施形態］
＜装置構成＞
図１は、第１実施形態における電子端末装置２の概略構成を示すブロック図である。電子端末装置２は、演算装置３と、制御出力回路４と、を有して構成される。演算装置３と制御出力回路４とは、３ビット幅のアドレスバス１０、及び、３２ビット幅のデータバス２０によって接続されている。電子端末装置２は、演算装置３が、連動論理部１からの制御データに基づき、制御出力回路４を介して、３２個の外部リレー１Ｒ〜３２Ｒを有するリレーユニット５に対する接点制御出力を行う。

＜制御出力回路＞
図２は、制御出力回路４の構成を示す回路図である。制御出力回路４は、出力用アドレスデコーダ１１と、入力用アドレスデコーダ１２と、４つの回路ブロック２１−１〜２１−４と、を有する。回路ブロック２１−１〜２１−４それぞれは、出力ポート２２−１〜２２−４、入力ポート２３−１〜２３−４、及び、デコーダチェック用バッファ２４−１〜２４−４、を有する。回路ブロック２１−１〜２１−４は、制御データの下位１６ビットを外部リレー１Ｒ〜１６Ｒに出力する系統１の回路ブロック２１−１，２１−３と、制御データの上位１６ビットを外部リレー１７Ｒ〜３２Ｒに出力する系統２の回路ブロック２１−２，２１−４と、に分けられる。

出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２は、演算装置３と、アドレスバス１０を介して共通接続されている。また、出力ポート２２−１〜２２−４、入力ポート２３−１〜２３−４、及び、デコーダチェック用バッファ２４−１〜２４−４は、演算装置３と、データバス２０を介して共通接続されている。

出力用アドレスデコーダ１１は、ライト信号ＷＲが入力されることで、アドレスバス１０から入力される３ビットのアドレス信号をデコードして、出力ポート２２−１〜２２−４、及び、デコーダチェック用バッファ２４−１〜２４−４のそれぞれを選択する出力選択信号ＷＲ１〜ＷＲ４を出力する。

入力用アドレスデコーダ１２は、リード信号ＲＤが入力されることで、アドレスバス１０から入力される３ビットのアドレス信号をデコードして、入力ポート２３−１〜２３−４、及び、デコーダチェック用バッファ２４−１〜２４−４のそれぞれを選択する入力選択信号ＲＤ１〜ＲＤ４を出力する。

図３は、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２のデコード動作を示す図である。入力されるアドレス信号の各ビット値（Ａ０−Ａ２）と、出力される出力選択信号ＷＲ１〜ＷＲ４、及び、入力選択信号ＲＤ１〜ＲＤ４との対応関係を示している。出力用アドレスデコーダ１１と、入力用アドレスデコーダ１２とは、アドレス信号に対する回路ブロック２１の選択順が逆に設定されている。すなわち、アドレス信号の値の増加に対して、出力選択信号は、回路ブロック２１−１〜２１−４（出力ポート２２−１〜２２−４）の順（昇順）に選択するように設定されているが、入力選択信号は、逆に、回路ブロック２１−４〜２１−１（入力ポート２３−４〜２３−１）の順（降順）に選択するように設定されている。

出力ポート２２−１〜２２−４それぞれは、対応する出力選択信号ＷＲ１〜ＷＲ４が入力されることで、データバス２０から入力される１６ビットの制御データを、出力段のリレー出力回路２５−１〜２５−４の各リレーに出力する。出力ポート２２−１，２２−３は、データバス２０の下位１６ビット（Ｄ０−Ｄ１５）のデータを入力し、出力ポート２２−２，２２−４は、データバス２０の上位１６ビット（Ｄ１６−Ｄ３１）のデータを入力する。

リレー出力回路２５−１は、１６個のリレー１ＲＯＲ〜１６ＲＯＲを有し、リレー出力回路２５−２は、１６個のリレー１７ＲＯＲ〜３２ＲＯＲを有する。リレー出力回路２５−３は、１６個のフォトモスリレー１ＦＭＲ〜１６ＦＭＲを有し、これらのフォトモスリレー１ＦＭＲ〜１６ＦＭＲそれぞれは、リレー１ＲＯＲ〜１６ＲＯＲそれぞれの接点を介して外部リレー１Ｒ〜１６Ｒと接続されている。リレー出力回路２５−４は、１６個のフォトモスリレー１７ＦＭＲ〜３２ＦＭＲを有し、これらのフォトモスリレー１７ＦＭＲ〜３２ＦＭＲそれぞれは、リレー１７ＲＯＲ〜３２ＲＯＲそれぞれの接点を介して外部リレー１７Ｒ〜３２Ｒと接続されている。

入力ポート２３−１〜２３−４それぞれは、対応する出力ポート２２−１〜２２−４の出力データを演算装置３へリードバックするために設けられ、対応する入力選択信号ＲＤ１〜ＲＤ４が入力されることで、リレー入力回路２６−１〜２６−４の各接点の開閉状態を示す１６ビットのデータを、データバス２０に出力する。入力ポート２３−１，２３−３は、データバス２０の下位１６ビット（Ｄ０−Ｄ１５）にデータを出力し、入力ポート２３−２，２３−４は、データバス２０の上位１６ビット（Ｄ１６−Ｄ３１）にデータを出力する。

リレー入力回路２６−１は、１６個のリレー１ＲＯＲ〜１６ＲＯＲの接点を有し、リレー入力回路２６−２は、１６個のリレー１７ＲＯＲ〜３２ＲＯＲの接点を有する。リレー入力回路２６−３は、１６個のフォトカプラ１ＦＭＲＭ〜１６ＦＭＲＭを有し、リレー入力回路２６−４は、１６個のフォトカプラ１７ＦＭＲＭ〜３２ＦＭＲＭを有する。

デコーダチェック用バッファ２４−１〜２４−４それぞれは、対応する出力選択信号ＷＲ１〜ＷＲ４が入力されることで、データバス２０から入力される８ビットのチェックコードを記憶する。また、対応する入力選択信号ＲＤ１〜ＲＤ４が入力されることで、記憶している８ビットのチェックコードを、データバス２０に出力する。すなわち、デコーダチェック用バッファ２４−１は、出力選択信号ＷＲ１が入力される制御出力時に、データバス２０のうちのビットＤ１６−Ｄ２３の８ビットからデータを取り込んで記憶し、入力選択信号ＲＤ１が入力されるリードバック時に、記憶していたデータを同じビットＤ１６−Ｄ２３に出力する。デコーダチェック用バッファ２４−２は、出力選択信号ＷＲ２が入力される制御出力時に、データバス２０のうちのビットＤ０−Ｄ７の８ビットからデータを取り込んで記憶し、入力選択信号ＲＤ２が入力されるリードバック時に、記憶していたデータを同じビットＤ０−Ｄ７に出力する。デコーダチェック用バッファ２４−３は、出力選択信号ＷＲ３が入力される制御出力時に、データバス２０のうちのビットＤ２４−Ｄ３１の８ビットからデータを取り込んで記憶し、入力選択信号ＲＤ３が入力されるリードバック時に、記憶していたデータを同じビットＤ２４−Ｄ３１に出力する。デコーダチェック用バッファ２４−４は、出力選択信号ＷＲ４が入力される制御出力時に、データバス２０のうちのビットＤ８−Ｄ１５の８ビットからデータを取り込んで記憶し、入力選択信号ＲＤ３が入力されるリードバック時に、記憶していたデータを同じビットＤ８−Ｄ１５に出力する。

＜動作＞
制御出力回路４は、演算装置３の制御のもと、（Ａ）制御データに基づく外部リレー１Ｒ〜３２Ｒへの制御出力を行いつつ、（Ｂ）出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２の故障検知を行うことができる。

（Ａ）制御出力
外部リレー１Ｒ〜３２Ｒに対する３２点の制御出力は、１６点ずつの２回の制御出力に分けて行われる。すなわち、系統１の出力ポート２２−１，２２−３によって、制御データの下位１６ビットに従った外部リレー１〜１６に対する制御出力を行い、系統２の出力ポート２２−２，２２−４によって、制御データの上位１６ビットに従った外部リレー１７Ｒ〜３２Ｒに対する制御出力を行う。

より具体的には、系統１においては、制御データの下位１６ビットに基づき、出力ポート２２−１によるリレー１ＲＯＲ〜１６ＲＯＲそれぞれに対する制御出力が行われ、且つ、出力ポート２２−３によるフォトモスリレー１ＦＭＲ〜１６ＦＭＲそれぞれに対する制御出力が行われる。そして、リレー１ＲＯＲ〜１６ＲＯＲ及びフォトモスリレー１ＦＭＲ〜１６ＦＭＲにおいて、対応する両方のリレーが同一動作した場合に同一の制御出力がなされることで、外部リレー１Ｒ〜１６Ｒに対する制御出力がなされる。このとき、出力選択信号ＷＲ１，ＷＲ３によって出力ポート２２−１，２２−３それぞれが指定されているが、出力用アドレスデコーダ１１の故障によって出力選択信号ＷＲ１，ＷＲ３が出力されない場合には、出力ポート２２−１，２２−３が指定されずに制御出力が行われない。

系統２においても同様に、制御データの上位１６ビットに基づき、出力ポート２２−２によるリレー１７ＲＯＲ〜３２ＲＯＲそれぞれに対する制御出力が行われ、且つ、出力ポート２２−４によるフォトモスリレー１７ＦＭＲ〜３２ＦＭＲに対する制御出力が行われる。そして、リレー１７ＲＯＲ〜３２ＲＯＲ及びフォトモスリレー１７ＦＭＲ〜３２ＦＭＲにおいて、対応する両方のリレーが同一動作した場合に同一の制御出力がなされることで、外部リレー１７Ｒ〜３２Ｒに対する制御出力がなされる。このとき、出力選択信号ＷＲ２，ＷＲ４によって出力ポート２２−２，２−４それぞれが指定されているが、出力用アドレスデコーダ１１の故障によって出力選択信号ＷＲ２，ＷＲ４が出力されない場合には、出力ポート２２−４，２２−４が指定されずに制御出力が行われない。

（Ｂ）デコーダの故障検知
出力用アドレスデコーダ１１は、アドレス信号をデコードして、４つの出力ポート２２−１〜２２−４それぞれを指定する出力選択信号ＷＲ１〜ＷＲ４を出力し、入力用アドレスデコーダ１２は、アドレス信号をデコードして、４つの入力ポート２３−１〜２３−４それぞれを指定する入力選択信号ＲＤ１〜ＲＤ４を出力する。そこで、４つのデコーダチェック用バッファ２４−１〜２４−４を用いて、出力用アドレスデコーダ１１による出力選択信号ＷＲ１〜ＷＲ４のデコード動作、及び、入力用アドレスデコーダ１２による入力選択信号ＲＤ１〜ＲＤ４デコード動作が正常に行われているかを判定する。

具体的には、出力用アドレスデコーダ１１に、デコーダチェック用バッファ２４−１を指定するアドレス信号を入力するともに、データバス２０にチェックコードを出力して、デコーダチェック用バッファ２４−１にチェックコードを記憶させる。次いで、入力用アドレスデコーダ１２に、デコーダチェック用バッファ２４−１を指定するアドレス信号を入力して、デコーダチェック用バッファ２４−１に記憶されているデータを読み出す。出力用アドレスデコーダ１１による出力選択信号ＷＲ１のデコード動作、及び、入力用アドレスデコーダ１２による入力選択信号ＲＤ１のデコード動作がともに正常であれば、読み出したデータは記憶させたデータと同一であり、チェックコードと一致する。

デコーダチェック用バッファ２４−２〜２４−４についても同様である。すなわち、出力用アドレスデコーダ１１に、デコーダチェック用バッファ２４−２〜２４−４それぞれを指定するアドレス信号を入力するとともに、データバス２０にチェックコードを出力して、デコーダチェック用バッファ２４−２〜２４−４それぞれにチェックコードを記憶させる。次いで、入力用アドレスデコーダ１２に、デコーダチェック用バッファ２４−２〜２４−４を指定するアドレス信号を入力して、デコーダチェック用バッファ２４−２〜２４−４それぞれに記憶されているデータを読み出す。出力用アドレスデコーダ１１による出力選択信号ＷＲ２〜ＷＲ４のデコード動作、及び、入力用アドレスデコーダ１２による入力選択信号ＲＤ２〜ＲＤ４のデコード動作がともに正常であれば、読み出したデータは記憶させたデータと同一であり、チェックコードと一致する。このとき、チェックコードは、デコーダチェック用バッファ２４毎に、つまり出力ポート２２毎に異なる値とし、記憶させる度に異なる値とする。

（Ｃ）データバス２０の使用
リレーユニット５に対する制御出力と、デコーダの故障検知とは、回路ブロック２１を単位として行う。具体的には、出力ポート２２を指定するアドレス信号をアドレスバス１０に出力するとともに、制御データ、及び、チェックコードをデータバス２０に出力して、制御データに従った制御出力を出力ポート２２に行わせるとともに、デコーダチェック用バッファ２４にチェックコードを記憶させる。次いで、入力ポート２３を指定するアドレス信号をアドレスバスに出力して、入力ポート２３から出力ポート２２の出力データを読み出す（リードバックする）とともに、デコーダチェック用バッファ２４に記憶されているチェックコードを読み出す。つまり、データバス２０に、制御出力のための制御データと、デコーダの故障検知のためのチェックコードと、を同時に出力することになる。

図４は、データバス２０へのデータの割り当ての一例を示す図である。図４では、上から順に、出力ポート２２−１〜２２−４、及び、入力ポート２３−１〜２３−４のそれぞれを指定した場合について、データバス２０の各ビットへの、制御データ及びチェックコードの割り当てを示している。

３２ビット幅のデータバス２０は、制御データの制御出力に用いられる１６ビット分の共用ビットラインと、チェックコードの書き込み／読み出しに用いられる１６ビット分の他ビットラインと、の２つのラインに分けられ、両者は系統別に切り替えられる。すなわち、系統１である回路ブロック２１−１，２１−３については、データバス２０の下位１６ビット（Ｄ０−Ｄ１５）を共用ビットラインとし、上位１６ビット（Ｄ１６−Ｄ３１）を他ビットラインとして使用する。また、系統２である回路ブロック２１−２，２１−４については、系統１とは逆に、データバス２０の上位１６ビット（Ｄ１６−Ｄ３１）を共用ビットラインとし、下位１６ビット（Ｄ０−Ｄ１５）を他ビットラインとして使用する。

更に、回路ブロック２１毎に、他ビットラインのうちのチェックコードの割り当てビットが異なるように定められている。すなわち、系統１である回路ブロック２１−１については、他ビットラインの下位側の８ビット（Ｄ１６−Ｄ２３）にチェックコードを割り当て、回路ブロック２１−３については、上位側の８ビット（Ｄ２４−Ｄ３１）にチェックコードを割り当てる。また、系統２である回路ブロック２１−２については、他ビットラインの下位側８ビット（Ｄ０−Ｄ７）にチェックコードを割り当て、回路ブロック２１−４については、上位側８ビット（Ｄ８−Ｄ１５）にチェックコードを割り当てる。

＜演算装置＞
図５は、演算装置３の機能構成図である。演算装置３は、処理部１００と、記憶部２００とを備えて構成されるコンピュータ装置である。なお、図示していないが、演算装置３は、ボタンスイッチ等の入力部や、ＬＥＤ等の表示部、故障判定結果の通知先である外部装置との通信を実行する通信部を備える。

処理部１００は、ＣＰＵ（Central Processing Unit）やＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）等のプロセッサであり、記憶部２００に記憶された制御プログラムを実行することで、制御出力回路４に、制御データに従ったリレーユニット５に対する制御出力を行わせる。また、処理部１００は、チェックコード生成部１０１と、出力制御部１０２と、入力制御部１０３と、デコーダ故障判定部１０４と、リードバック診断部１０５と、を有する。

チェックコード生成部１０１は、８ビットのチェックコードを生成する。すなわち、出力制御部１０２による出力ポート２２の指定毎に、例えば、直前に生成したチェックコードに「１」を加算することで、毎回異なるチェックコードを生成する。

出力制御部１０２は、回路ブロック２１別に、制御データに従った制御出力を行わせるよう制御する。すなわち、当該回路ブロック２１の出力ポート２２を指定するアドレス信号を、アドレスバス１０に出力する。それとともに、出力時データバス設定テーブル２０２を参照し、指定した出力ポート２２に応じて、当該出力ポート２２から出力させる制御データ、及び、チェックコード生成部１０１によって生成されたチェックコードを設定したデータ信号を生成し、データバス２０に出力する。そして、データバス２０に出力したチェックコードを、当該回路ブロック２１のデコーダチェック用バッファ２４に対応付けて、チェックコードデータ２０５を更新する。

図６は、出力時データバス設定テーブル２０２のデータ構成の一例を示す図である。出力時データバス設定テーブル２０２は、出力ポート２２それぞれに、当該出力ポートを指定するときにデータバス２０の各ビットに設定するデータの種類を対応付けて格納している。

チェックコードデータ２０５は、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２がともに正常である場合に、デコーダチェック用バッファ２４に記憶されていると想定されるチェックコードのデータである。図７に、チェックコードデータ２０５のデータ構成の一例を示す。チェックコードデータ２０５は、デコーダチェック用バッファ２４それぞれに、記憶されているはずのチェックコードを対応づけて格納している。

入力制御部１０３は、回路ブロック２１別に、出力ポート２２が出力する出力データをリードバックさせる制御を行う。すなわち、当該回路ブロック２１の入力ポート２３を指定するアドレス信号をアドレスバス１０に出力し、そのときにデータバス２０に出力される（伝送される）データを取り込む。そして、入力時データバス設定テーブル２０３を参照し、指定した入力ポート２３に応じて、取り込んだデータ信号に設定されている、当該入力ポート２３から出力されたデータ（すなわち、出力ポート２２が出力した制御データに対するリードバックデータ）と、デコーダチェック用バッファ２４から読み出されたデータ（すなわち、当該デコーダチェック用バッファ２４に記憶させたチェックコード）と、を抽出する。

図８は、入力時データバス設定テーブル２０３のデータ構成の一例を示す図である。入力時データバス設定テーブル２０３は、入力ポート２３それぞれに、当該入力ポート２３を指定したときに、データバス２０のデータ信号の各ビットに設定されているデータの種類を対応付けて格納している。

デコーダ故障判定部１０４は、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２の故障を判定する。すなわち、回路ブロック２１毎に、入力制御部１０３が当該回路ブロック２１の入力ポート２３を指定してデータバス２０から読み出したチェックコードが、出力制御部１０２が当該回路ブロック２１の出力ポート２２を指定したときにデータバス２０に出力したチェックコード、つまり、当該回路ブロック２１のデコーダチェック用バッファ２４に記憶されているはずのチェックコードに一致するかを判定する。デコーダチェック用バッファ２４に記憶されているはずのチェックコードは、チェックコードデータ２０５を参照して判断する。

そして、全ての回路ブロック２１について、チェックコードが一致すると判定したならば、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２は「正常」と判定する。一方、一つでも一致しないと判定したならば、出力用アドレスデコーダ１１の、一致しないと判定した回路ブロック２１の出力ポート２２を指定する出力選択信号ＲＷのデコード動作、或いは、一致しないと判定した回路ブロック２１の入力ポート２３を指定する入力選択信号ＲＤのデコード動作の故障と判定する。

リードバック診断部１０５は、回路ブロック２１別に、制御データのリードバック診断を行う。すなわち、入力制御部１０３が当該回路ブロック２１の入力ポート２３を指定してデータバス２０から読み出した当該入力ポート２３の出力データが、出力制御部１０２が当該回路ブロック２１の出力ポート２２を指定したときにデータバス２０に出力した制御データ、つまり、当該出力ポート２２が出力したはずの制御データに一致しているかを判定する。

記憶部２００は、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）等のメモリで構成され、出力制御プログラム２０１と、出力時データバス設定テーブル２０２と、入力時データバス設定テーブル２０３と、制御データ２０４と、チェックコードデータ２０５と、を記憶する。

＜処理の流れ＞
図９は、演算装置３が実行する出力制御処理の流れを説明するフローチャートである。この処理は、処理部１００が出力制御プログラム２０１に従って実行する処理であり、所定時間（例えば、数百ミリ秒）毎に、繰り返し行われる。

出力制御処理では、先ず、チェックコード生成部１０１が、チェックコード１を生成する（ステップＡ１）。次いで、出力制御部１０２が、出力ポート２２−１を指定するアドレス信号をアドレスバス１０に出力するとともに、制御データの下位１６ビット、及び、生成したチェックコード１を設定したデータ信号を、データバス２０に出力する（ステップＡ３）。これにより、出力ポート２２−１が、制御データの下位１６ビットに従ったリレー１ＲＯＲ〜１６ＲＯＲに対する制御出力を行うとともに、デコーダチェック用バッファ２４−１が、チェックコード１を記憶する。

続いて、チェックコード生成部１０１が、チェックコード２を生成する（ステップＡ５）。そして、出力制御部１０２が、出力ポート２２−２を指定するアドレス信号をアドレスバス１０に出力するとともに、制御データの上位１６ビット、及び、生成したチェックコード２を設定したデータ信号を、データバス２０に出力する（ステップＡ７）。これにより、出力ポート２２−２が、制御データの上位１６ビットに従ったリレー１７ＲＯＲ〜３２ＲＯＲに対する制御出力を行うとともに、デコーダチェック用バッファ２４−２が、チェックコード２を記憶する。

続いて、チェックコード生成部１０１が、チェックコード３を生成する（ステップＡ９）。次いで、出力制御部１０２が、出力ポート２２−３を指定するアドレス信号をアドレスバス１０に出力するとともに、制御データの下位１６ビット、及び、生成したチェックコード３を設定したデータ信号を、データバス２０に出力する（ステップＡ１１）。これにより、出力ポート２２−３が、制御データの下位１６ビットに従ったフォトモスリレー１ＦＭＲ〜１６ＦＭＲそれぞれに対する制御出力を行うことで、外部リレー１Ｒ〜１６Ｒそれぞれに対して、制御データの下位１６ビットに従った制御出力がなされる。それとともに、デコーダチェック用バッファ２４−３が、チェックコード３を記憶する。

チェックコード生成部１０１が、チェックコード４を生成する（ステップＡ１３）。出力制御部１０２が、出力ポート２２−４を指定するアドレス信号をアドレスバス１０に出力するとともに、制御データの上位１６ビット、及び、生成したチェックコード４を設定したデータ信号を、データバス２０に出力する（ステップＡ１５）。これにより、出力ポート２２−４が、制御データの上位１６ビットに従ったフォトモスリレー１７ＦＭＲ〜３２ＦＭＲに対する制御出力を行うことで、外部リレー１７Ｒ〜３２Ｒに対する制御出力がなされる。それとともに、デコーダチェック用バッファ２４−４が、チェックコード４を記憶する。

続いて、入力制御部１０３が、入力ポート２３−１を指定するアドレス信号をアドレスバス１０に出力して、データバス２０のデータ信号を読み出す（ステップＡ１７）。次いで、デコーダ故障判定部１０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ２４−１に記憶させたチェックコード１に一致するか否かを判定する（ステップＡ１９）。

入力制御部１０３が、入力ポート２３−２を指定するアドレス信号をアドレスバス１０に出力して、データバス２０のデータ信号を読み出す（ステップＡ２１）。次いで、デコーダ故障判定部１０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ２４−２に記憶させたチェックコード２に一致するか否かを判定する（ステップＡ２３）。

入力制御部１０３が、入力ポート２３−３を指定するアドレス信号をアドレスバス１０に出力して、データバス２０のデータ信号を読み出す（ステップＡ２５）。次いで、デコーダ故障判定部１０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ２４−３に記憶させたチェックコード３に一致するか否かを判定する（ステップＡ２７）。

入力制御部１０３が、入力ポート２３−４を指定するアドレス信号をアドレスバス１０に出力して、データバス２０のデータ信号を読み出す（ステップＡ２９）。次いで、デコーダ故障判定部１０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ２４−４に記憶させたチェックコード４に一致するか否かを判定する（ステップＡ３１）。

その後、デコーダ故障判定部１０４が、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２の故障判定として、デコーダチェック用バッファ２４−１〜２４−４それぞれについてのチェックコードの一致判定の結果が全て一致ならば、ともに「正常」と判定し、１つでも一致しないならば、「故障」と判定する（ステップＡ３３）。

また、リードバック診断部１０５が、入力ポート２３−１を指定するアドレス信号をアドレスバス１０に出力し、そのときのデータバス２０のデータ信号から、入力ポート２３−１の出力データ、すなわち、リレー１ＲＯＲ〜１６ＲＯＲそれぞれの接点データを読み出す。次いで、入力ポート２３−２を指定するアドレス信号をアドレスバス１０に出力し、そのときのデータバス２０のデータ信号から、入力ポート２３−２の出力データ、すなわち、リレー１７ＲＯＲ〜３２ＲＯＲそれぞれの接点データを読み出す。そして、リレー１ＲＯＲ〜３２ＲＯＲそれぞれの接点データが、制御データに一致するかを判定するリードバック診断を行う（ステップＡ３５）。

また、リードバック診断部１０５は、入力ポート２３−３を指定するアドレス信号をアドレスバス１０に出力し、そのときのデータバス２０のデータ信号から、入力ポート２３−３の出力データ、すなわち、フォトモスリレー１ＦＭＲ〜１６ＦＭＲそれぞれの出力データを読み出す。次いで、入力ポート２３−４を指定するアドレス信号をアドレスバス１０に出力し、そのときのデータバス２０のデータ信号から、入力ポート２３−４の出力データ、すなわち、フォトモスリレー１７ＦＭＲ〜３２ＦＭＲそれぞれの出力データを読み出す。そして、フォトモスリレー１ＦＭＲ〜３２ＦＭＲそれぞれの出力データが、制御データに一致するかを判定するリードバック診断を行う（ステップＡ３７）。

その後、デコーダ故障判定、及び、リードバック診断の結果を、例えば外部装置に出力する（ステップＡ３９）。

＜作用効果＞
このように、第１実施形態の電子端末装置２によれば、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２の故障を確実に検知することができる。すなわち、出力用アドレスデコーダ１１、及び、入力用アドレスデコーダ１２が、ともに正常ならば、あるデコーダチェック用バッファ２４から読み出したチェックコードは、その前に当該デコーダチェック用バッファ２４に記憶させたチェックコードと一致する。

しかし、例えば、出力用アドレスデコーダ１１が故障している場合、当該出力用アドレスデコーダ１１からは、入力したアドレス信号に対応する出力選択信号ＷＲとは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファ２４とは別のバッファにチェックコードが記憶されることになる。また、入力用アドレスデコーダ１２が故障している場合にも同様であり、当該入力用アドレスデコーダ１２からは、入力したアドレス信号に対応する入力選択信号ＲＤとは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファ２４とは別のバッファに記憶されているチェックコードが読み出されることになる。

従って、ある回路ブロック２１について、出力用アドレスデコーダ１１に、当該回路ブロック２１のデコーダチェック用バッファ２４を選択するようにアドレス信号を出力して記憶させたチェックコードと、入力用アドレスデコーダ１２に、当該回路ブロック２１のデコーダチェック用バッファ２４を選択するようにアドレス信号を出力して読み出したチェックコードと、が一致するかを判定することで、出力用アドレスデコーダ１１による、当該デコーダチェック用バッファ２４を選択する出力選択信号のデコード動作、及び、入力用アドレスデコーダ１２による、当該デコーダチェック用バッファ２４を選択する入力選択信号のデコード動作が正常であるかを判定することができる。

また、従来のリードバック診断のみでは検知できないデコーダの故障検知が可能となる。具体的には、出力用アドレスデコーダ１１の故障として、系統１の出力ポート２２−１，２２−３それぞれを選択する出力選択信号ＷＲ１，ＷＲ３が入れ替わる故障や系統２の出力ポート２２−２，２２−４それぞれを選択する出力選択信号ＷＲ２，ＷＲ４が入れ替わる故障がある。この故障は、同じ系統内で出力選択信号が入れ替わるために、リレーユニット５に対して意図しない制御出力とならないため、出力用アドレスデコーダ１１の潜在故障といえる。この故障は、従来のリードバック診断では検知できないが、第１実施形態の電子端末装置２では、デコーダチェック用バッファ２４毎にチェックコードの記憶／読み出しを行って一致を判定するため、検知することができる。

また、４つの回路ブロック２１−１〜２１−４毎に、データバス２０のうちのチェックコードを伝送する信号ライン（ビット）が異なる。これにより、データバス２０の健全性を確認することができる。すなわち、データバス２０のビットに故障が生じると、この故障ビットの値に起因して、演算装置３がデータバス２０に出力したチェックコードと、デコーダチェック用バッファ２４に入力されるチェックコードとが異なることになる。第１実施形態の電子端末装置２では、演算装置３において、データバス２０に出力したチェックコードと、データバス２０を介してデコーダチェック用バッファ２４から読み出したチェックコードとの一致を判定するため、データバス２０のビット故障を検知することができる。

［第２実施形態］
＜装置構成＞
図１０は、第２本実施形態における電子端末装置６の概略構成を示すブロック図である。電子端末装置６は、演算装置７と、接点入力回路８と、を有して構成される。演算装置７と接点入力回路８とは、３ビット幅のアドレスバス３０、及び、３２ビット幅のデータバス４０によって接続されている。電子端末装置６は、演算装置７が、リレーユニット９が有する３２個の外部リレー１ＲＩ〜３２ＲＩそれぞれの接点の開閉状態を示す接点データを、接点入力回路８を介して入力する。

図１１は、接点入力回路８の構成を示す回路図である。接点入力回路８は、出力用アドレスデコーダ３１と、入力用アドレスデコーダ３２と、２つの回路ブロック４１−１，４１−２と、出力ポート４５と、を有する。回路ブロック４１−１，４１−２それぞれは、入力ポート４２−１，４２−２、及び、デコーダチェック用バッファ４３−１，４３−２、を有する。回路ブロック４１−１，４１−２は、外部リレー１ＲＩ〜１６ＲＩの接点データを入力する系統１の回路ブロック４１−１と、外部リレー１７ＲＩ〜３２ＲＩの接点データを入力する系統２の回路ブロック４１−２と、に分けられる。

出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２は、アドレスバス３０を介して、演算装置７と共通接続されている。入力ポート４２−１，４２−２、及び、デコーダチェック用バッファ４３−１，４３−２は、データバス４０を介して、演算装置７と共通接続されている。

出力用アドレスデコーダ３１は、アドレスバス３０から入力されるアドレス信号をデコードして、デコーダチェック用バッファ４３−１，４３−２それぞれを選択する出力選択信号ＷＲ１，ＷＲ２と、出力ポート４５を選択するチェック信号ＣＨＫと、を出力する。

入力用アドレスデコーダ３２は、アドレスバス３０から入力されるアドレス信号をデコードして、入力ポート４２−１，４２−２、及び、デコーダチェック用バッファ４３−１，２それぞれを選択する入力選択信号ＲＤ１，ＲＤ２を出力する。

図１２は、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２のデコード動作を示す図である。入力されるアドレス信号の各ビット値（Ａ０−Ａ２）と、出力される出力選択信号ＷＲ１，ＷＲ２、及び、入力選択信号ＲＤ１，ＲＤ２との対応関係を示している。出力用アドレスデコーダ３１と、入力用アドレスデコーダ３２とは、アドレス信号に対する回路ブロック４１の選択順が逆に設定されている。すなわち、アドレス信号の値の増加に対して、出力選択信号は、回路ブロック４１−２，４１−１（デコーダチェック用バッファ４３−２，４３−１）の順（降順）に選択するように設定されているが、入力選択信号は、逆に、回路ブロック４１−１，４１−２（入力ポート４２−１，４２−２）の順（昇順）に選択するように設定されている。

入力ポート４２−１，４２−２それぞれは、対応する入力選択信号ＲＤ１，ＲＤ２が入力されることで、リレー入力回路４４−１，４４−２を介して、外部リレー１ＲＩ〜３２ＲＩそれぞれの接点の開閉状態を示す１６ビットのデータを、データバス４０に出力する。入力ポート４２−１は、外部リレー１ＲＩ〜１６ＲＩの接点の開閉状態を示すデータ（接点データ）をデータバス４０の下位１６ビット（Ｄ０−Ｄ１５）に出力し、入力ポート４２−２は、外部リレー１７ＲＩ〜３２ＲＩの接点の開閉状態を示すデータ（接点データ）をデータバス４０の上位１６ビット（Ｄ１６−Ｄ３１）に出力する。

デコーダチェック用バッファ４３−１，４３−２それぞれは、対応する出力選択信号ＷＲ１，ＷＲ２が入力されることで、データバス４０から入力される１６ビットのチェックコードを記憶する。また、対応する入力選択信号ＲＤ１，ＲＤ２が入力されることで、記憶している１６ビットのチェックコードを、データバス４０に出力する。すなわち、デコーダチェック用バッファ４３−１は、出力選択信号ＷＲ１が入力されると、データバス４０の上位１６ビット（Ｄ１６−Ｄ３１）のデータを取り込んで記憶し、入力選択信号ＲＤ１が入力される接点入力時に、記憶していたデータをデータバス４０の同じ上位１６ビット（Ｄ１６−Ｄ３１）に出力する。デコーダチェック用バッファ４３−２は、出力選択信号ＷＲ２が入力されると、データバス４０の下位１６ビット（Ｄ０−Ｄ１５）のデータを取り込んで記憶し、入力選択信号ＲＤ２が入力される接点入力時に、記憶していたデータをデータバス４０の同じ下位１６ビット（Ｄ０−Ｄ１５）に出力する。

出力ポート４５は、チェック信号ＣＨＫが入力されることで、パルス信号である照査信号を出力する。

＜動作＞
接点入力回路８は、演算装置７の制御のもと、（Ａ）外部リレー１ＲＩ〜３２ＲＩの接点入力を行いつつ、（Ｂ）出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２の故障検知と、を行うことができる。

（Ａ）接点入力
外部リレー１ＲＩ〜３２ＲＩの３２点の接点入力は、１６点ずつの２回の接点入力に分けて行われる。すなわち、系統１の入力ポート４２−１によって、外部リレー１ＲＩ〜１６ＲＩの接点入力を行い、系統２の入力ポート４２−２によって、外部リレー１６ＲＩ〜３２ＲＩの接点入力を行う。このとき、外部リレー１ＲＩ〜３２ＲＩそれぞれの接点入力は、出力ポート４５から照査信号が出力されることで、入力ポート４２−１，４２−２それぞれに入力される。

（Ｂ）デコーダの故障検知
出力用アドレスデコーダ３１は、アドレス信号をデコードして、２つのデコーダチェック用バッファ４３−１，４３−２それぞれを指定する出力選択信号ＷＲ１，ＷＲ２を出力し、入力用アドレスデコーダ３２は、アドレス信号をデコードして、２つの入力ポート４２−１，４２−２それぞれを指定する入力選択信号ＲＤ１，ＲＤ２を出力する。そこで、２つのデコーダチェック用バッファ４３−１，４３−２それぞれを用いて、２つのバッファ選択信号ＷＲ１，ＷＲ２、及び、２つの入力選択信号ＲＤ１，ＲＤ２それぞれのデコード動作が正常に行われているかを判定する。

具体的には、出力用アドレスデコーダ３１に、デコーダチェック用バッファ４３−１を指定するアドレス信号を入力するとともに、データバス４０にチェックコードを出力して、デコーダチェック用バッファ４３−１にチェックコードを記憶させる。次いで、入力用アドレスデコーダ３２に、デコーダチェック用バッファ４３−１を指定するアドレス信号を入力して、デコーダチェック用バッファ４３−１に記憶されているデータを読み出す。出力用アドレスデコーダ３１による出力選択信号ＷＲ１のデコード動作、及び、入力用アドレスデコーダ３２による入力選択信号ＲＤ１のデコード動作がともに正常であれば、読み出したデータは記憶させたデータと同一であり、チェックコードと一致する。

デコーダチェック用バッファ４３−２についても同様である。すなわち、出力用アドレスデコーダ３１に、デコーダチェック用バッファ４３−２を指定するアドレス信号を入力するとともに、データバス４０にチェックコードを出力して、デコーダチェック用バッファ４３−２にチェックコードを記憶させる。次いで、入力用アドレスデコーダ３２に、デコーダチェック用バッファ４３−２を指定するアドレス信号を入力して、デコーダチェック用バッファ４３−２に記憶されているデータを読み出す。出力用アドレスデコーダ３１による出力選択信号ＷＲ２のデコード動作、及び、入力用アドレスデコーダ３２による入力選択信号ＲＤ２のデコード動作がともに正常であれば、読み出したデータは記憶させたデータと同一であり、チェックコードと一致する。このとき、チェックコードは、デコーダチェック用バッファ４３−１，４３−２毎に異なる値とし、記憶させる度に異なる値とする。

（Ｃ）データバス４０の使用
リレーユニット９からの接点入力と、デコーダの故障検知とは、回路ブロック４１を単位として行う。具体的には、デコーダチェック用バッファ４３を指定するアドレス信号をアドレスバス３０に出力するとともに、チェックコードをデータバス４０に出力して、指定したデコーダチェック用バッファ４３にチェックコードを記憶させる。次いで、入力ポート４２を指定するアドレス信号をアドレスバス３０に出力して、入力ポート４２によって外部リレーＲＩの接点データを入力するとともに、デコーダチェック用バッファ４３に記憶されているチェックコードを読み出す。つまり、データバス４０に、接点入力のための接点データと、デコーダの故障検知のためのチェックコードと、を同時に出力することになる。

図１３は、データバス４０へのデータの割り当ての一例を示す図である。図１３では、上から順に、デコーダチェック用バッファ４３−１，４３−２、入力ポート４２−１，４２−２のそれぞれを指定した場合について、データバス４０の各ビットへの接点データ、及び、チェックコードの割り当てを示している。

３２ビット幅のデータバス４０は、接点入力に用いられる１６ビット分の信号入力ラインと、チェックコードの書き込み／読み出しに用いられる１６ビット分の他ビットラインと、の２つのラインに分けられ、両者は系統後別に切り替えられる。すなわち、系統１である回路ブロック４１−１については、データバス４０の下位１６ビット（Ｄ０−Ｄ１５）を信号入力ラインとし、下位１６ビット（Ｄ１６−Ｄ３２）を他ビットラインとして使用する。また、系統２である回路ブロック４１−２については、データバス４０の上位１６ビット（Ｄ１６−Ｄ３２）を信号入力ラインとし、下位１６ビットを（Ｄ０−Ｄ１５）を他ビットラインとして使用する。

＜演算装置＞
図１４は、演算装置７の機能構成図である。演算装置７は、処理部３００と、記憶部４００とを備えて構成されるコンピュータ装置である。なお、図示していないが、演算装置７は、ボタンスイッチ等の入力部や、ＬＥＤ等の表示部、故障判定結果の通知先である外部装置との通信を実行する通信部を備える。

処理部３００は、チェックコード生成部３０１と、出力制御部３０２と、入力制御部３０３と、デコーダ故障判定部３０４と、を有する。

チェックコード生成部３０１は、１６ビットのチェックコードを生成する。すなわち、出力制御部３０２による、デコーダチェック用バッファ４３の指定毎に、例えば、直前に生成したチェックコードに「１」を加算することで、毎回異なるチェックコードを生成する。

出力制御部３０２は、デコーダチェック用バッファ４３へのチェックコードの書き込みを制御する。すなわち、デコーダチェック用バッファ４３を指定するアドレス信号を、アドレスバス３０に出力する。それとともに、出力時データバス設定テーブル２０２を参照し、指定したデコーダチェック用バッファ４３に応じて、チェックコード生成部３０１によって生成されたチェックコードを設定したデータ信号を生成し、データバス４０に出力する。そして、データバス４０に出力したチェックコードを、指定したデコーダチェック用バッファ４３に対応付けて、チェックコードデータ４０５を更新する。

図１５は、出力時データバス設定テーブル４０２のデータ構成の一例を示す図である。出力時データバス設定テーブル４０２は、デコーダチェック用バッファ４３それぞれに、当該デコーダチェック用バッファ４３を指定するときにデータバス４０の各ビットに設定するデータの種類を対応付けて格納している。

チェックコードデータ４０５は、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２がともに正常である場合に、デコーダチェック用バッファ４３に記憶されていると想定されるチェックコードのデータである。

入力制御部３０３は、リレーユニット９の接点入力を制御する。すなわち、入力ポート４２を指定するアドレス信号をアドレスバス３０に出力し、そのときにデータバス４０に出力されているデータ信号を取り込む。そして、入力時データバス設定テーブル４０３を参照し、指定した入力ポート４２に応じて、取り込んだデータ信号から、入力ポート４２から出力されたデータ（すなわち、外部リレーＲＩの接点データ）と、デコーダチェック用バッファ４３から読み出されたデータ（すなわち、デコーダチェック用バッファ４３に記憶されていたチェックコード）と、を抽出する。

図１６は、入力時データバス設定テーブル４０３のデータ構成の一例を示す図である。入力時データバス設定テーブル４０３は、入力ポート４２それぞれに、当該入力ポート４２を指定したときに、データバス４０のデータ信号の各ビットに設定されているデータの種類を対応付けて格納している。

デコーダ故障判定部３０４は、出力用アドレスデコーダ３１、及び、及び入力用アドレスデコーダ３２の故障を判定する。すなわち、回路ブロック４１毎に、当該回路ブロック４１の入力ポート４２を指定してデータバス４０から読み出したチェックコードが、当該回路ブロック４１のデコーダチェック用バッファ４３を指定したときにデータバス４０に出力したチェックコード、つまり、当該デコーダチェック用バッファ４３に記憶されているはずのチェックコードに一致するかを判定する。デコーダチェック用バッファ４３に記憶されているはずのチェックコードは、チェックコードデータ４０５を参照して判断する。

そして、全ての回路ブロック４１について、チェックコードが一致すると判定したならば、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２は、「正常」と判定する。一方、１つでも一致しないと判定したならば、出力用アドレスデコーダ３１の、一致しないと判定した回路ブロック４１のデコーダチェック用バッファ４３を指定する出力選択信号ＷＲのデコード動作、或いは、入力用アドレスデコーダ３２の、一致しないと判定した回路ブロック４１の入力ポート４２を指定する入力選択信号ＲＤのデコード動作、の故障と判定する。

記憶部４００には、入力制御プログラム４０１と、出力時データバス設定テーブル４０２と、入力時データバス設定テーブル４０３と、入力接点データ４０４と、チェックコードデータ４０５と、が記憶される。

＜処理の流れ＞
図１７は、演算装置７が実行する入力制御処理の流れを説明するフローチャートである。この処理は、処理部３００が、入力制御プログラム４０１に従って実行する処理であり、所定時間（例えば、数百ミリ秒）毎に、繰り返し行われる。

入力制御処理では、先ず、チェックコード生成部３０１が、チェックコード１を生成する（ステップＢ１）。出力制御部３０２が、デコーダチェック用バッファ４３−１を指定するアドレス信号をアドレスバス３０に出力するとともに、生成したチェックコード１を設定したデータ信号を、データバス４０に出力する（ステップＢ３）。これにより、デコーダチェック用バッファ４３−１が、チェックコード１を記憶する。

続いて、チェックコード生成部３０１が、チェックコード２を生成する（ステップＢ５）。出力制御部３０２が、デコーダチェック用バッファ４３−２を指定するアドレス信号をアドレスバス３０に出力するとともに、生成したチェックコード２を設定したデータ信号を、データバス４０に出力する（ステップＢ７）。これにより、デコーダチェック用バッファ４３−２が、チェックコード２を記憶する。

次いで、入力制御部３０３が、入力ポート４２−１を指定するアドレス信号をアドレスバス３０に出力して、データバス４０の信号を読み出す（ステップＢ９）。デコーダ故障判定部３０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ４３−１に記憶させたチェックコード１に一致するか否かを判定する（ステップＢ１１）。

続いて、入力制御部３０３が、入力ポート４２−２を指定するアドレス信号をアドレスバス３０に出力して、データバス４０の信号を読み出す（ステップＢ１３）。デコーダ故障判定部３０４が、読み出したデータ信号中のチェックコードが、デコーダチェック用バッファ４３−２に記憶させたチェックコード２に一致するか否かを判定する（ステップＢ１５）。

その後、デコーダ故障判定部３０４が、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２の故障判定として、デコーダチェック用バッファ４３−１，４３−２それぞれについてのチェックコードの一致判定結果が全て一致ならば、ともに「正常」と判定し、１つでも一致しないならば、「故障」と判定する（ステップＢ１７）。そして、このデコーダの故障判定の結果を、例えば外部装置に出力する（ステップＢ１９）。

＜作用効果＞
このように、第２実施形態の電子端末装置６によれば、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２の故障を確実に検知することができる。すなわち、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２が、ともに正常ならば、あるデコーダチェック用バッファ４３から読み出したチェックコードは、その前に当該デコーダチェック用バッファ４３に記憶させたチェックコードと一致する。

しかし、例えば、入力用アドレスデコーダ３２が故障している場合、当該入力用アドレスデコーダ３２からは、入力したアドレス信号に対応する入力選択信号ＲＤとは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファ４３とは別のバッファからチェックコードが読み出されることになる。また、出力用アドレスデコーダ３１が故障している場合にも同様であり、当該出力用アドレスデコーダ３１からは、入力したアドレス信号に対応する出力選択信号ＷＲとは異なる信号が出力されることになり、選択したはずのデコーダチェック用バッファ４３とは別のバッファにチェックコードを記憶させることになる。

従って、ある回路ブロック４１について、出力用アドレスデコーダ３１に、当該回路ブロック４１のデコーダチェック用バッファ４３を選択するようにアドレス信号を出力して記憶させたチェックコードと、入力用アドレスデコーダ３２に、当該回路ブロック４１のデコーダチェック用バッファ４３を選択するようにアドレス信号を出力して読み出したチェックコードと、が一致するかを判定することで、出力用アドレスデコーダ３１、及び、入力用アドレスデコーダ３２が正常であるかを判定することができる。

例えば、出力用アドレスデコーダ３１の故障として、チェック信号ＣＨＫが「Ｌ」に固定される故障或いは信号そのものが出力されないといった故障がある。この故障は、リレーユニット９の外部リレー１ＲＩ〜３２ＲＩの全ての接点入力が「閉（ＯＦＦ）」と判定されることになる。フェールセーフであるが、出力用アドレスデコーダ３１の潜在故障となる。この潜在故障を、第２実施形態の電子端末装置６では、デコーダチェック用バッファ４３毎にチェックコードの記憶／読み出しを行って一致を判定するため、検知することができる。

また、２つの回路ブロック４１−１，４１−２毎に、データバス４０のうちのチェックコードを伝送する信号ライン（ビット）が異なる。これにより、データバス４０の健全性を確認することができる。すなわち、データバス４０のビットに故障が生じると、この故障ビットの値に起因して、演算装置７がデータバス４０に出力したチェックコードと、デコーダチェック用バッファ４３に入力されるチェックコードとが異なることになる。第２実施形態の電子端末装置６では、演算装置７において、データバス４０に出力したチェックコードと、データバス４０を介してデコーダチェック用バッファ４３から読み出したチェックコードとの一致を判定するため、データバス４０のビット故障を検知することができる。

１ 連動論理部
２ 電子端末装置
３ 演算装置
１００ 処理部
１０１ チェックコード生成部
１０２ 出力制御部、１０３ 入力制御部
１０４ デコーダ故障判定部、１０５ リードバック診断部
２００ 記憶部
２０１ 出力制御プログラム
２０２ 出力時データバス設定テーブル、２０３ 入力時データバス設定テーブル
２０４ 制御データ、２０５ チェックコードデータ
４ 制御出力回路
１０ アドレスバス
１１ 出力用アドレスデコーダ、１２ 入力用アドレスデコーダ
２０ データバス
２１ 回路ブロック
２２ 出力ポート、２３ 入力ポート、２４ デコーダチェック用バッファ
２５ リレー出力回路、２６ リレー入力回路
５ リレーユニット、１Ｒ〜３２Ｒ 外部リレー
６ 電子端末装置
７ 演算装置
３００ 処理部
３０１ チェックコード生成部、３０２ 出力制御部
３０３ 入力制御部、３０４ デコーダ故障判定部
４００ 記憶部
４０１ 入力制御プログラム
４０２ 出力時データバス設定テーブル、４０３ 入力時データバス設定テーブル
４０４ 入力接点データ、４０５ チェックコードデータ
８ 接点入力回路
３０ アドレスバス
３１ 出力用アドレスデコーダ、３２ 入力用アドレスデコーダ
４０ データバス
４１ 回路ブロック
４２ 入力ポート、４３ デコーダチェック用バッファ、４４ リレー入力回路
４５ 出力ポート
９ リレーユニット、１Ｒ〜３２Ｒ 外部リレー

Claims (13)

1. 演算装置から入力される制御データをリレーユニットへ出力し、当該出力した制御データを前記演算装置にリードバックする制御出力回路であって、
   出力ポート、入力ポート及びバッファの組み合わせでなるブロックであり、同一の出力選択信号で前記出力ポート及び前記バッファが選択されて、データバスのうちの共用ビットラインに伝送される制御データを前記出力ポートが出力するとともに前記共用ビットラインとは異なる他ビットラインに伝送されるチェックコードを前記バッファが記憶し、同一の入力選択信号で前記入力ポート及び前記バッファが選択されて、前記リードバックする制御データを前記入力ポートが前記共用ビットラインに伝送するとともに前記バッファが記憶しているチェックコードを前記他ビットラインに伝送する複数のブロックと、
   データ出力時にアドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記出力ポート及び前記バッファを選択する前記出力選択信号を出力する出力用アドレスデコーダと、
   リードバック時に前記アドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記入力ポート及び前記バッファを選択する前記入力選択信号を出力する入力用アドレスデコーダと、
   を備え、前記出力選択信号で選択された出力ポートのブロックと、前記入力選択信号で選択された入力ポートのブロックとが同一の場合、前記データ出力時に前記他ビットラインに伝送されたチェックコードと同一のチェックコードが前記リードバック時に前記他ビットラインに伝送される、
   制御出力回路。
2. 前記ブロックには、
   前記データバスのうちの上位側を前記共用ビットラインとし、下位側を前記他ビットラインとする系統と、
   前記データバスのうちの下位側を前記共用ビットラインとし、上位側を前記他ビットラインとする系統と、
   の２系統の回路ブロックがある、請求項１に記載の制御出力回路。
3. 前記系統別に複数の前記ブロックがあり、
   前記リレーユニットへの出力段に、各系統毎に、当該系統に含まれる各出力ポートの出力値が一致した場合に当該出力値を出力する出力回路を更に備えた、
   請求項２に記載の制御出力回路。
4. 前記出力用アドレスデコーダ及び前記入力用アドレスデコーダは、前記アドレス信号が示す値の増加に対して前記ブロックの特定順序が逆となるようにデコード設定がなされている、
   請求項１〜３の何れか一項に記載の制御出力回路。
5. 請求項１〜４の何れか一項に記載の制御出力回路を制御する前記演算装置であって、
   前記データ出力時に第１のアドレス信号を前記制御出力回路に出力して前記出力用アドレスデコーダに選択させた出力ポートのブロックと同一のブロックに属する入力ポートを、前記リードバック時に前記入力用アドレスデコーダに選択させる第２のアドレス信号を前記制御出力回路に出力することと、
   前記第１のアドレス信号を出力した前記データ出力時に前記他ビットラインに伝送したチェックコードと、前記第２のアドレス信号を出力した前記リードバック時に前記他ビットラインに伝送されているチェックコードとが一致するか否かを判定することと、
   を実行する演算装置。
6. 前記データ出力の度に、異なる前記チェックコードを生成する生成手段、
   を更に備えた請求項５に記載の演算装置。
7. 請求項１〜４の何れか一項に記載の制御出力回路と、
   当該制御出力回路を制御する請求項５又は６に記載の演算装置と、
   を具備した電子端末装置。
8. 外部入力される接点信号を演算装置へ出力する接点入力回路であって、
   入力ポート及びバッファの組み合わせでなるブロックであり、出力選択信号で前記バッファが選択されて、データバスのうちの信号入力用ラインとは異なる他ビットラインに伝送されるチェックコードを前記バッファが記憶し、同一の入力選択信号で前記入力ポート及び前記バッファが選択されて、前記接点信号のデータ（以下「接点信号データ」という）を前記入力ポートが前記信号入力用ラインに伝送するとともに前記バッファが記憶しているチェックコードを前記他ビットラインに伝送する複数のブロックと、
   バッファ書込時にアドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記バッファを選択する前記出力選択信号を出力する出力用アドレスデコーダと、
   接点信号データ入力時に前記アドレスバスを介して入力されるアドレス信号に基づき、特定の前記ブロックの前記入力ポート及び前記バッファを選択する前記入力選択信号を出力する入力用アドレスデコーダと、
   を備え、前記出力選択信号で選択されたバッファのブロックと、前記入力選択信号で選択された入力ポートのブロックとが同一の場合、前記バッファ書込時に前記他ビットラインに伝送されたチェックコードと同一のチェックコードが前記接点信号データ入力時に前記他ビットラインに伝送される、接点入力回路。
9. 前記ブロックには、
   前記データバスのうちの上位側を前記信号入力用ラインとし、下位側を前記他ビットラインとする系統と、
   前記データバスのうちの下位側を前記信号入力用ラインとし、上位側を前記他ビットラインとする系統と、
   の２系統のブロックがある、請求項８に記載の接点入力回路。
10. 前記出力用アドレスデコーダ及び前記入力用アドレスデコーダは、前記アドレス信号が示す値の増加に対して前記ブロックの特定順序が逆となるようにデコード設定がなされている、
    請求項８又は９に記載の接点入力回路。
11. 請求項８〜１０の何れか一項に記載の接点入力回路を制御する前記演算装置であって、
    前記バッファ書込時に第１のアドレス信号を前記接点入力回路に出力して前記出力用アドレスデコーダに選択させたバッファのブロックと同一のブロックに属する入力ポートを、前記接点信号データ入力時に前記入力用アドレスデコーダに選択させる第２のアドレス信号を前記接点入力回路に出力することと、
    前記第１のアドレス信号を出力した前記バッファ書込時に前記他ビットラインに伝送したチェックコードと、前記第２のアドレス信号を出力した前記接点信号データ入力時に前記他ビットラインに伝送されているチェックコードとが一致するか否かを判定することと、
    を実行する演算装置。
12. 前記バッファ書込の度に、異なる前記チェックコードを生成する生成手段、
    を更に備えた請求項１１に記載の演算装置。
13. 請求項８〜１０の何れか一項に記載の接点入力回路と、
    当該接点入力回路を制御する請求項１１又は１２に記載の演算装置と、
    を具備した電子端末装置。

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