JP2575424B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP2575424B2 JP2575424B2 JP62293652A JP29365287A JP2575424B2 JP 2575424 B2 JP2575424 B2 JP 2575424B2 JP 62293652 A JP62293652 A JP 62293652A JP 29365287 A JP29365287 A JP 29365287A JP 2575424 B2 JP2575424 B2 JP 2575424B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- memory
- unit
- information
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力ユニット部の故障修理に際しても運
転を行なうことのできるプログラマブルコントローラに
関するものである。
転を行なうことのできるプログラマブルコントローラに
関するものである。
第４図は従来のプログラマブルコントローラ（PC）の
回路構成ブロック図である。（１）は各メモリの読出
し、書込みなどを制御する中央処理装置（以下CPU）、
（２）は外部入力機器（６）の状態を示す出力イメージ
メモリ、（３）は外部出力機器（図示を省略）とPCを接
続可能にする出力ユニット、（４）はCPU（１）での演
算結果を一時的に格納する演算用メモリ、（５）は上記
CPU（１）の演算処理に必要なプログラムを格納するシ
ーケンスプログラムメモリ、（６）は上記CPU（１）の
演算動作に必要な動作状態などの外部情報を検出する外
部入力機器、（７），（８）は外部入力機器（６）と入
力イメージメモリ（９）を接続し、上記外部入力機器
（６）からの情報をCPU（１）に入力する入力ユニッ
ト、（９）は上記入力ユニット（７），（８）を介して
入力された上記外部入力機器（６）のオン・オフ情報を
一時的に格納する入力イメージメモリである。
回路構成ブロック図である。（１）は各メモリの読出
し、書込みなどを制御する中央処理装置（以下CPU）、
（２）は外部入力機器（６）の状態を示す出力イメージ
メモリ、（３）は外部出力機器（図示を省略）とPCを接
続可能にする出力ユニット、（４）はCPU（１）での演
算結果を一時的に格納する演算用メモリ、（５）は上記
CPU（１）の演算処理に必要なプログラムを格納するシ
ーケンスプログラムメモリ、（６）は上記CPU（１）の
演算動作に必要な動作状態などの外部情報を検出する外
部入力機器、（７），（８）は外部入力機器（６）と入
力イメージメモリ（９）を接続し、上記外部入力機器
（６）からの情報をCPU（１）に入力する入力ユニッ
ト、（９）は上記入力ユニット（７），（８）を介して
入力された上記外部入力機器（６）のオン・オフ情報を
一時的に格納する入力イメージメモリである。
上記外部入力機器（６）は、外部機器（図示を省略）
の動作状態等を検出するセンサ、スイッチ、押釦などで
ある検出要素（A6）〜（H6）にて形成される。上記入力
ユニット（７）は上記検出要素（A6）〜（D6）に対応し
て設けられるインターフェースとしての入力要素（A7）
〜（D7）にて形成され、また入力ユニット（８）は同様
に入力要素（E8）〜（H8）にて形成され、上記CPU
（１）の信号レベルに変換するものである。入力イメー
ジメモリ（９）は上記入力ユニット（７）の入力要素
（A7）〜（H8）に対応して設けられ、入力要素（A7）〜
（H8）から入力される情報を専用のアドレスに格納する
格納領域（A9）〜（H9）にて形成される。
の動作状態等を検出するセンサ、スイッチ、押釦などで
ある検出要素（A6）〜（H6）にて形成される。上記入力
ユニット（７）は上記検出要素（A6）〜（D6）に対応し
て設けられるインターフェースとしての入力要素（A7）
〜（D7）にて形成され、また入力ユニット（８）は同様
に入力要素（E8）〜（H8）にて形成され、上記CPU
（１）の信号レベルに変換するものである。入力イメー
ジメモリ（９）は上記入力ユニット（７）の入力要素
（A7）〜（H8）に対応して設けられ、入力要素（A7）〜
（H8）から入力される情報を専用のアドレスに格納する
格納領域（A9）〜（H9）にて形成される。
次に、上記構成に基づく従来PCの動作について説明す
る。なお、シーケンスプログラムメモリ（５）には第５
図に示すシーケンスプログラムが格納されているとす
る。
る。なお、シーケンスプログラムメモリ（５）には第５
図に示すシーケンスプログラムが格納されているとす
る。
まず、CPU（１）は、シーケンスプログラムメモリ
（５）の１番地に格納されているLD−Ａ命令を取出し、
解読後に入力イメージメモリ（９）のＡ番地より外部機
器のオン・オフ情報を読出し、演算用メモリ（４）に読
出した情報を格納する。これでシーケンスプログラムメ
モリ（５）の１番地に格納されている命令の処理を完了
する。
（５）の１番地に格納されているLD−Ａ命令を取出し、
解読後に入力イメージメモリ（９）のＡ番地より外部機
器のオン・オフ情報を読出し、演算用メモリ（４）に読
出した情報を格納する。これでシーケンスプログラムメ
モリ（５）の１番地に格納されている命令の処理を完了
する。
次いで、シーケンスプログラムメモリ（５）の２番地
に格納されてるOUT−Ｊ命令を取出し、解読後に演算用
メモリ（４）に格納されているオン・オフ情報を出力イ
メージメモリ（２）のＪ番地に転送すると共に出力ユニ
ット（３）にも転送する。これでシーケンスプログラム
メモリ（５）の２番地に格納されている命令の処理を完
了する。
に格納されてるOUT−Ｊ命令を取出し、解読後に演算用
メモリ（４）に格納されているオン・オフ情報を出力イ
メージメモリ（２）のＪ番地に転送すると共に出力ユニ
ット（３）にも転送する。これでシーケンスプログラム
メモリ（５）の２番地に格納されている命令の処理を完
了する。
次いで、シーケンスプログラムメモリ（５）の３番地
に格納されているEND−命令を取出して解読後にCPU
（１）は、シーケンスプログラムが最後であることを認
識し、改めて、シーケンスプログラムメモリ（５）の１
番地より再実行する。
に格納されているEND−命令を取出して解読後にCPU
（１）は、シーケンスプログラムが最後であることを認
識し、改めて、シーケンスプログラムメモリ（５）の１
番地より再実行する。
すなわち、第５図のシーケンスプログラムについてＡ
接点（Ａ）の開閉状態を外部入力機器の検出要素（A6）
が検出し、この検出された情報を入力ユニット（７）、
入力イメージメモリ（９）を介してCPU（１）に取込
み、このCPU（１）でシーケンスプログラムメモリ
（５）のシーケンスプログラムによって演算を行ない、
この演算結果が出力ユニット（３）からリレー（Ｊ）に
対して動作命令として出力される。
接点（Ａ）の開閉状態を外部入力機器の検出要素（A6）
が検出し、この検出された情報を入力ユニット（７）、
入力イメージメモリ（９）を介してCPU（１）に取込
み、このCPU（１）でシーケンスプログラムメモリ
（５）のシーケンスプログラムによって演算を行ない、
この演算結果が出力ユニット（３）からリレー（Ｊ）に
対して動作命令として出力される。
上記入力イメージメモリ（９）は入力ユニット
（７），（８）を介して、外部入力機器（６）とハード
ウエア的に接続されている。
（７），（８）を介して、外部入力機器（６）とハード
ウエア的に接続されている。
また、入力ユニット（７）又は（８）は１ユニットで
複数個の外部入力機器（６）を入力イメージメモリ
（９）に接続できる入力要素を有する構成になってい
る。
複数個の外部入力機器（６）を入力イメージメモリ
（９）に接続できる入力要素を有する構成になってい
る。
従来のPCは、以上のように構成れているため、PCを運
転中に入力ユニットのある入力要素一点が故障した場
合、又は複数の入力ユニットの１つが故障した場合に、
入力ユニットを交換するためには運転状態で故障した入
力ユニットまたは故障した入力要素を、他の正常なもの
を動作させつつを交換するか又はPCの運転を停止させて
電源を落して交換する等することにより、交換の際に誤
った入力情報が入力されたり、一度PCを停止させる不具
合が生じ、故障していない他の入力要素又は入力ユニッ
トにまで影響を与えてしまうなどの問題点があった。
転中に入力ユニットのある入力要素一点が故障した場
合、又は複数の入力ユニットの１つが故障した場合に、
入力ユニットを交換するためには運転状態で故障した入
力ユニットまたは故障した入力要素を、他の正常なもの
を動作させつつを交換するか又はPCの運転を停止させて
電源を落して交換する等することにより、交換の際に誤
った入力情報が入力されたり、一度PCを停止させる不具
合が生じ、故障していない他の入力要素又は入力ユニッ
トにまで影響を与えてしまうなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、PCの運転中に入力ユニットが故障した場合
に故障した入力ユニット又は一部の入力要素の入力情報
を固定し、PCの運転を停止させることなくまた入力ユニ
ットの修理中に誤情報の入力を阻止し、故障したユニッ
トを交換できるプログラマブルコントローラを得ること
を目的とする。
れたもので、PCの運転中に入力ユニットが故障した場合
に故障した入力ユニット又は一部の入力要素の入力情報
を固定し、PCの運転を停止させることなくまた入力ユニ
ットの修理中に誤情報の入力を阻止し、故障したユニッ
トを交換できるプログラマブルコントローラを得ること
を目的とする。
この発明に係るプログラマブルコントローラは、外部
機器の情報が入力される入力ユニット部と、該入力ユニ
ット部から入力される情報を格納する第１のメモリ及び
該第１のメモリの格納情報を上記入力ユニット部の故障
時に転送して格納保持する第２のメモリを有し、上記第
１のメモリ及び上記第２のメモリの出力信号の論理和を
求めて出力する入力イメージメモリ部と、上記入力イメ
ージメモリ部から入力される情報に基づいて演算処理を
行う演算処理部と、上記入力ユニット部の故障時に開放
され、上記入力イメージメモリ部への上記外部機器の情
報の送出を阻止すると共に、上記入力ユニット部の修復
後に投入される入力情報スイッチとを備え、上記入力情
報スイッチの投入時に上記第２のメモリをクリアするこ
とにより、運転を停止させることなく、故障した上記入
力ユニット部の入力ユニットを交換可能としたものであ
る。
機器の情報が入力される入力ユニット部と、該入力ユニ
ット部から入力される情報を格納する第１のメモリ及び
該第１のメモリの格納情報を上記入力ユニット部の故障
時に転送して格納保持する第２のメモリを有し、上記第
１のメモリ及び上記第２のメモリの出力信号の論理和を
求めて出力する入力イメージメモリ部と、上記入力イメ
ージメモリ部から入力される情報に基づいて演算処理を
行う演算処理部と、上記入力ユニット部の故障時に開放
され、上記入力イメージメモリ部への上記外部機器の情
報の送出を阻止すると共に、上記入力ユニット部の修復
後に投入される入力情報スイッチとを備え、上記入力情
報スイッチの投入時に上記第２のメモリをクリアするこ
とにより、運転を停止させることなく、故障した上記入
力ユニット部の入力ユニットを交換可能としたものであ
る。
ここで、上記第１のメモリに格納される値は上記入力
ユニット部から情報が入力される毎に更新される。一
方、上記第２のメモリは、上記入力ユニット部に故障が
生じたときに上記第１のメモリの格納情報が転送され、
上記入力ユニット部の修復後、上記入力情報スイッチが
投入されるまで、この第１のメモリから転送された値を
格納保持する。そして、第２のメモリは、上記入力情報
スイッチの投入時にクリアされる。
ユニット部から情報が入力される毎に更新される。一
方、上記第２のメモリは、上記入力ユニット部に故障が
生じたときに上記第１のメモリの格納情報が転送され、
上記入力ユニット部の修復後、上記入力情報スイッチが
投入されるまで、この第１のメモリから転送された値を
格納保持する。そして、第２のメモリは、上記入力情報
スイッチの投入時にクリアされる。
この発明における入力イメージメモリ部は、演算処理
部が演算時に使用する入力情報を、入力ユニット部から
の情報と第２のメモリの情報との論理和条件をとって入
力することにより、入力ユニット部が修理のために外さ
れる前に演算処理部の制御で入力ユニット部からの情報
を第２のメモリに転送し、演算処理部の演算時に使用す
る入力情報を保持し、プログラマブルコントローラ自体
の運転を停止させないようにする。
部が演算時に使用する入力情報を、入力ユニット部から
の情報と第２のメモリの情報との論理和条件をとって入
力することにより、入力ユニット部が修理のために外さ
れる前に演算処理部の制御で入力ユニット部からの情報
を第２のメモリに転送し、演算処理部の演算時に使用す
る入力情報を保持し、プログラマブルコントローラ自体
の運転を停止させないようにする。
以下、この発明の一実施例を第１図ないし第３図に基
づいて説明する。この第１図は本実施例に係るPCの回路
構成ブロック図、第２図はユーザのCPUに対する命令動
作フローチャート、第３図はユーザの動作命令に対する
CPUの動作フローチャートを示す。上記各図において本
実施例に係るPCは、外部入力機器（６）からの情報に基
いて演算処理を行なうCPU（１）と、該CPU（１）に外部
入力機器（６）からの情報を入力する入力要素（A7）…
（E8）…を複数有する入力ユニット（７），（８）と、
該入力ユニット（７），（８）の各入力要素（A7）…
（E8）…に対して設けられ、上記入力ユニット部
（７），（８）の正常時に入力ユニット（７），（８）
の各入力要素（A7）…（E8）…から入力される情報を格
納する第１のメモリ（A12）…（E12）…及び該第１のメ
モリ（A12）…（E12）…の格納情報を上記入力ユニット
（７），（８）の故障時に転送されて疑似入力データと
して格納する第２のメモリ（ａ）…（ｅ）…を有し、上
記第１のメモリ（A12）…（E12）…及び第２のメモリ
（ａ）…（ｅ）…の各出力信号の論理和条件を求めて出
力する入力イメージメモリ（12）と、該入力イメージメ
モリ（12）と上記入力ユニット（７），（８）との間に
接続され、ユーザからの故障した入力ユニットの修理命
令が入力された場合に、CPU（１）の演算動作に基づい
て開放され上記入力ユニットをCPU（１）側から切離す
入力情報スイッチ（10），（11）とを備え、該入力イメ
ージメモリ（12）の出力に基づいて上記CPU（１）が演
算動作を行なう構成である。
づいて説明する。この第１図は本実施例に係るPCの回路
構成ブロック図、第２図はユーザのCPUに対する命令動
作フローチャート、第３図はユーザの動作命令に対する
CPUの動作フローチャートを示す。上記各図において本
実施例に係るPCは、外部入力機器（６）からの情報に基
いて演算処理を行なうCPU（１）と、該CPU（１）に外部
入力機器（６）からの情報を入力する入力要素（A7）…
（E8）…を複数有する入力ユニット（７），（８）と、
該入力ユニット（７），（８）の各入力要素（A7）…
（E8）…に対して設けられ、上記入力ユニット部
（７），（８）の正常時に入力ユニット（７），（８）
の各入力要素（A7）…（E8）…から入力される情報を格
納する第１のメモリ（A12）…（E12）…及び該第１のメ
モリ（A12）…（E12）…の格納情報を上記入力ユニット
（７），（８）の故障時に転送されて疑似入力データと
して格納する第２のメモリ（ａ）…（ｅ）…を有し、上
記第１のメモリ（A12）…（E12）…及び第２のメモリ
（ａ）…（ｅ）…の各出力信号の論理和条件を求めて出
力する入力イメージメモリ（12）と、該入力イメージメ
モリ（12）と上記入力ユニット（７），（８）との間に
接続され、ユーザからの故障した入力ユニットの修理命
令が入力された場合に、CPU（１）の演算動作に基づい
て開放され上記入力ユニットをCPU（１）側から切離す
入力情報スイッチ（10），（11）とを備え、該入力イメ
ージメモリ（12）の出力に基づいて上記CPU（１）が演
算動作を行なう構成である。
また本実施例に係るPCは、他の構成要素である出力イ
メージメモリ（２）、出力ユニット（３）、演算用メモ
リ（４）、シーケンスプログラムメモリ（５）について
は前記従来のPCと同様に構成され、同様に動作し、この
詳細な説明を省略する。
メージメモリ（２）、出力ユニット（３）、演算用メモ
リ（４）、シーケンスプログラムメモリ（５）について
は前記従来のPCと同様に構成され、同様に動作し、この
詳細な説明を省略する。
次に上記構成に基づく本実施例の動作について説明す
る。シーケンスプログラムメモリ（５）には前記従来PC
と同様に第５図に示すシーケンスプログラムが入力され
ているものとする。
る。シーケンスプログラムメモリ（５）には前記従来PC
と同様に第５図に示すシーケンスプログラムが入力され
ているものとする。
まず、外部入力機器（６）の各構成要素（A6）…
（E6）…より各々のデータが入力情報として入力ユニッ
ト（７），（８）を介して入力され、上記入力ユニット
（７），（８）の正常時に投入状態にある入力情報スイ
ッチ（10），（11）により上記入力ユニット（７），
（８）の内容が入力イメージメモリ（12）の第１のメモ
リ（A12）…（E12）…に一時的に格納され、この格納さ
れた入力情報がCPU（１）に取込まれ、このCPU（１）が
入力情報に基づいて演算動作を行なう。
（E6）…より各々のデータが入力情報として入力ユニッ
ト（７），（８）を介して入力され、上記入力ユニット
（７），（８）の正常時に投入状態にある入力情報スイ
ッチ（10），（11）により上記入力ユニット（７），
（８）の内容が入力イメージメモリ（12）の第１のメモ
リ（A12）…（E12）…に一時的に格納され、この格納さ
れた入力情報がCPU（１）に取込まれ、このCPU（１）が
入力情報に基づいて演算動作を行なう。
上記入力ユニット（７），（８）の各入力要素（A7）
…（E8）…がいずれも正常である場合には、これら各入
力要素（A7）…（E8）…の内容がそのまま入力イメージ
メモリ（12）の第１のメモリ（A12）…（E12）…に格納
され、また第２のメモリ（ａ）…（ｅ）…には未だ何も
格納されていないことから第１のメモリ（A12）…
（E12）…と第２のメモリ（ａ）…（ｅ）…との各出力
についての論理和条件は第１のメモリ（A12）…（E12）
…の内容が出力されることとなる。
…（E8）…がいずれも正常である場合には、これら各入
力要素（A7）…（E8）…の内容がそのまま入力イメージ
メモリ（12）の第１のメモリ（A12）…（E12）…に格納
され、また第２のメモリ（ａ）…（ｅ）…には未だ何も
格納されていないことから第１のメモリ（A12）…
（E12）…と第２のメモリ（ａ）…（ｅ）…との各出力
についての論理和条件は第１のメモリ（A12）…（E12）
…の内容が出力されることとなる。
他方、上記入力ユニット（７），（８）の各入力要素
（A7）…（E8）…のうちいずれかが故障し場合には、第
２図に示す通りユーザがキーボード等の入力手段（図示
を省略）にてCPU（１）の内部メモリ（図示を省略）中
のＩ番地に交換すべき故障した入力ユニット番号（No）
をセットし、これから入力ユニットの交換を実行する動
作命令を上記CPU（１）の内部メモリのＭ番地をオン状
態にセットする（ステップ１）。また、CPU（１）は第
３図に示す通りCPU（１）の内部メモリを常時スキャニ
ングしてＭ番地がオフからオンに変化しているか否かを
判断し（ステップ１−１）、オン状態となっていれば、
１番地の入力番号（No）に従って入力イメージメモリ
（12）にセットし、入力情報スイッチ（10）又は（11）
を開放状態とする（ステップ１−２）。上記入力イメー
ジメモリ（12）のセットは、CPU（１）が第１のメモリ
（A12）…（E12）…の内容を読み出し、この読み出した
入力情報を第２のメモリ（ａ）…（ｅ）…に転送して格
納し、上記入力情報スイッチ（10）又は（11）が開放状
態とされるので転送された入力情報が固定されることと
なる。よって、第１のメモリ（A12）…（E12）…は格納
されたデータがなく、また入力ユニット（７），（８）
と接続される入力情報スイッチ（10）又は（11）が開放
状態であることから入力イメージメモリ（12）の論理和
出力は第２のメモリ（ａ）…（ｅ）…の内容が入力情報
としてCPU（１）に入力されることとなる。このCPU
（１）は入力された入力情報でシーケンスプログラムメ
モリ（５）のシーケンスプログラムを実行する。即ち、
CPU（１）は入力ユニットを外されても入力イメージメ
モリ（12）の第２のメモリ（ａ）…（ｅ）…に格納され
る疑似入力データを前の情報が残った形でシーケンスプ
ログラムを処理することとなる。
（A7）…（E8）…のうちいずれかが故障し場合には、第
２図に示す通りユーザがキーボード等の入力手段（図示
を省略）にてCPU（１）の内部メモリ（図示を省略）中
のＩ番地に交換すべき故障した入力ユニット番号（No）
をセットし、これから入力ユニットの交換を実行する動
作命令を上記CPU（１）の内部メモリのＭ番地をオン状
態にセットする（ステップ１）。また、CPU（１）は第
３図に示す通りCPU（１）の内部メモリを常時スキャニ
ングしてＭ番地がオフからオンに変化しているか否かを
判断し（ステップ１−１）、オン状態となっていれば、
１番地の入力番号（No）に従って入力イメージメモリ
（12）にセットし、入力情報スイッチ（10）又は（11）
を開放状態とする（ステップ１−２）。上記入力イメー
ジメモリ（12）のセットは、CPU（１）が第１のメモリ
（A12）…（E12）…の内容を読み出し、この読み出した
入力情報を第２のメモリ（ａ）…（ｅ）…に転送して格
納し、上記入力情報スイッチ（10）又は（11）が開放状
態とされるので転送された入力情報が固定されることと
なる。よって、第１のメモリ（A12）…（E12）…は格納
されたデータがなく、また入力ユニット（７），（８）
と接続される入力情報スイッチ（10）又は（11）が開放
状態であることから入力イメージメモリ（12）の論理和
出力は第２のメモリ（ａ）…（ｅ）…の内容が入力情報
としてCPU（１）に入力されることとなる。このCPU
（１）は入力された入力情報でシーケンスプログラムメ
モリ（５）のシーケンスプログラムを実行する。即ち、
CPU（１）は入力ユニットを外されても入力イメージメ
モリ（12）の第２のメモリ（ａ）…（ｅ）…に格納され
る疑似入力データを前の情報が残った形でシーケンスプ
ログラムを処理することとなる。
またCPU（１）は内部メモリのＭ番地がオフ→オン状
態に変化していない場合に、オン→オフ状態に変化した
か否かを判断する（ステップ１−３）。ここで、ユーザ
が入力ユニットを交換し（ステップ２）、内部メモリの
Ｍ番地をオフ状態とすると共にＩ番地の内容をクリアし
たとすると（ステップ３）、上記（ステップ１−３）の
判定後にCPU（１）が入力情報スイッチ（10）又は（1
1）を投入状態とする（ステップ１−４）。上記（ステ
ップ１−３）の判断でＭ番地がオン状態の場合には再度
（ステップ１−１）にもどることとなる。
態に変化していない場合に、オン→オフ状態に変化した
か否かを判断する（ステップ１−３）。ここで、ユーザ
が入力ユニットを交換し（ステップ２）、内部メモリの
Ｍ番地をオフ状態とすると共にＩ番地の内容をクリアし
たとすると（ステップ３）、上記（ステップ１−３）の
判定後にCPU（１）が入力情報スイッチ（10）又は（1
1）を投入状態とする（ステップ１−４）。上記（ステ
ップ１−３）の判断でＭ番地がオン状態の場合には再度
（ステップ１−１）にもどることとなる。
なお、上記実施例においては入力情報スイッチをCPU
（１）の演算動作に基いて開放、投入の制御を行なう構
成としたが、演算処理部の内部メモリにおける特定フラ
グのオン・オフ状態により開放、投入の動作を行なうこ
ともできる。
（１）の演算動作に基いて開放、投入の制御を行なう構
成としたが、演算処理部の内部メモリにおける特定フラ
グのオン・オフ状態により開放、投入の動作を行なうこ
ともできる。
以上のようにこの発明によれば、外部機器の情報が入
力される入力ユニット部と、該入力ユニット部から入力
される情報を格納する第１のメモリ及び該第１のメモリ
の格納情報を上記入力ユニット部の故障時に転送して格
納する第２のメモリとを有し、上記第１のメモリ及び上
記第２のメモリの出力信号の論理和を求めて出力する入
力イメージメモリ部と、上記入力イメージメモリ部から
入力される情報に基づいて演算処理を行う演算処理部
と、上記入力ユニット部の故障時に上記入力イメージメ
モリ部への上記外部機器の情報の送出を阻止する入力情
報スイッチとを備えたので、入力ユニット部が故障した
ときに入力情報を固定できて、運転を停止することな
く、故障した入力ユニットを交換することができる。ま
た、入力イメージメモリ部は入力情報スイッチにより電
気的に切り離されるので、入力ユニットの交換作業によ
る影響を受けにくくなる。
力される入力ユニット部と、該入力ユニット部から入力
される情報を格納する第１のメモリ及び該第１のメモリ
の格納情報を上記入力ユニット部の故障時に転送して格
納する第２のメモリとを有し、上記第１のメモリ及び上
記第２のメモリの出力信号の論理和を求めて出力する入
力イメージメモリ部と、上記入力イメージメモリ部から
入力される情報に基づいて演算処理を行う演算処理部
と、上記入力ユニット部の故障時に上記入力イメージメ
モリ部への上記外部機器の情報の送出を阻止する入力情
報スイッチとを備えたので、入力ユニット部が故障した
ときに入力情報を固定できて、運転を停止することな
く、故障した入力ユニットを交換することができる。ま
た、入力イメージメモリ部は入力情報スイッチにより電
気的に切り離されるので、入力ユニットの交換作業によ
る影響を受けにくくなる。
第１図はこの発明の一実施例によるプログラマブルコン
トローラの回路構成ブロック図、第２図はユーザのCPU
に対する動作フローチャート、第３図はCPUの動作フロ
ーチャート、第４図は従来のPCの回路構成ブロック図、
第５図はシーケンスプログラムの回路図である。 （１）はCPU（中央処理装置）、 （２）は出力イメージメモリ、 （３）は出力ユニット、（４）は演算用メモリ、 （５）はシーケンスプログラムメモリ、 （６）は外部入力機器、 （７），（８）は入力ユニット、 （９）は従来の入力イメージメモリ、 （10），（11）は入力情報スイッチ、 （12）は入力イメージメモリ、 （A12）…（E12）…は第１のメモリ、 （ａ）…（ｅ）…は第２のメモリ。 なお、各図中、同一符号は同一又は相当部分を示す。
トローラの回路構成ブロック図、第２図はユーザのCPU
に対する動作フローチャート、第３図はCPUの動作フロ
ーチャート、第４図は従来のPCの回路構成ブロック図、
第５図はシーケンスプログラムの回路図である。 （１）はCPU（中央処理装置）、 （２）は出力イメージメモリ、 （３）は出力ユニット、（４）は演算用メモリ、 （５）はシーケンスプログラムメモリ、 （６）は外部入力機器、 （７），（８）は入力ユニット、 （９）は従来の入力イメージメモリ、 （10），（11）は入力情報スイッチ、 （12）は入力イメージメモリ、 （A12）…（E12）…は第１のメモリ、 （ａ）…（ｅ）…は第２のメモリ。 なお、各図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】外部機器の情報が入力される入力ユニット
部と、該入力ユニット部から入力される情報を格納する
第１のメモリ及び該第１のメモリの格納情報を上記入力
ユニット部の故障時に転送して格納保持する第２のメモ
リを有し、上記第１のメモリ及び上記第２のメモリの出
力信号の論理和を求めて出力する入力イメージメモリ部
と、上記入力イメージメモリ部から入力される情報に基
づいて演算処理を行う演算処理部と、上記入力ユニット
部の故障時に開放され、上記入力イメージメモリ部への
上記外部機器の情報の送出を阻止すると共に、上記入力
ユニット部の修復後に投入される入力情報スイッチとを
備え、上記入力情報スイッチの投入時に上記第２のメモ
リをクリアすることにより、運転を停止させることな
く、故障した上記入力ユニット部の入力ユニットを交換
可能としたことを特徴とするプログラマブルコントロー
ラ。 - 【請求項２】上記入力情報スイッチは、演算処理部の内
部メモリにおける特定フラグのオン・オフ状態により開
放・投入動作を行うことを特徴とする特許請求の範囲第
１項に記載のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293652A JP2575424B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293652A JP2575424B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134604A JPH01134604A (ja) | 1989-05-26 |
| JP2575424B2 true JP2575424B2 (ja) | 1997-01-22 |
Family
ID=17797486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293652A Expired - Lifetime JP2575424B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575424B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852702A (ja) * | 1981-09-25 | 1983-03-29 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPS59133603A (ja) * | 1983-01-20 | 1984-08-01 | Omron Tateisi Electronics Co | プログラマブルコントロ−ラ |
| JPS6093502A (ja) * | 1983-10-26 | 1985-05-25 | Mitsubishi Electric Corp | デイジタル制御装置の出力保持方式 |
| JPS61188602A (ja) * | 1985-02-16 | 1986-08-22 | Omron Tateisi Electronics Co | 入出力バスの監視回路 |
-
1987
- 1987-11-20 JP JP62293652A patent/JP2575424B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01134604A (ja) | 1989-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5793943A (en) | System for a primary BIOS ROM recovery in a dual BIOS ROM computer system | |
| JPH0130161B2 (ja) | ||
| JPH0155505B2 (ja) | ||
| JP2575424B2 (ja) | プログラマブルコントローラ | |
| JP2760027B2 (ja) | Ｉ／ｏ装置 | |
| JPH0373008B2 (ja) | ||
| JPH03266154A (ja) | 情報処理装置 | |
| JPS6160143A (ja) | マイクロプログラム制御装置の故障診断方式 | |
| JP3066063U (ja) | 回復能力を有するフラッシュメモリ | |
| JPS59149509A (ja) | プログラマブルコントロ−ラ | |
| KR830002883B1 (ko) | 마이크로 프로그램 제어장치 | |
| JPS61118844A (ja) | マイクロコンピユ−タ装置 | |
| JP4126933B2 (ja) | コンピュータ制御システムの安全化装置 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPH0836499A (ja) | マイクロコンピュータ | |
| JPH09274611A (ja) | マイクロコンピュータ | |
| KR19980017737A (ko) | 프로그램형 제어기의 비트 연산 처리방법 및 그 장치 | |
| JPS6083149A (ja) | コンピユ−タ | |
| JPS5878233A (ja) | マイクロプログラム制御装置 | |
| JPS62121554A (ja) | トラツプ装置 | |
| JPH0353348A (ja) | マイクロプログラムのデバッグ方式 | |
| JPH02143301A (ja) | モニタ装置 | |
| JPH0413728B2 (ja) | ||
| JPH06266639A (ja) | 情報処理ワークステーションシステム | |
| JPH0448332A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |