JPH0259946A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、メモリを有するコンピュータシステムにお
いて、故障が発生したメモリに対するアクセス（書き込
みおよび読み出し）速度の低下を防止するメモリ装置に
関するものである。

〔従来の技術〕

第２図は従来のメモリ装置を示すブロック図であり、■
はメモリをアクセスするプロセンサ、２は主メモリ５を
制御するメモリコントローラ、３は誤り検出回路の一例
で゛あって、誤り訂正機能も合わせて有するＥＣＣ（Ｅ
ｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ）回路、４
は情報コードに付加する冗長コードの一例であるＥＣＣ
を格納するチエツクピットメモリ、５は情報コードを格
納する主メモリで、チエツクピットメモリ４と主メモリ
５とでメモリ部を構成している。６はプロセッサ１がア
ドレス信号を出力するアドレスバス、７はプロセッサｌ
が情報コードを入出力するデータバス、８はメモリコン
トローラ２が主メモリ５およびチエツクピットメモリ４
ヘメモリアドレス信号を出力するメモリアドレス信号線
、９はＥＣＣ回路３がらチエツクビットメモリ４にＥＣ
Ｃを出力するチエツクビット信号線である。

次に動作について説明する。まず、プロセッサ１はライ
ト（メモリ書き込み）動作時に、アドレス信号をアドレ
スバス６に、情報コードをデータバス７に出力する。メ
モリコントローラ２はアドレスバス６上のアドレス信号
からメモリアドレスを生成し、このメモリアドレスを主
メモリ５に対して上記情報コードを書き込むメモリアド
レス信号としてメモリアドレス信号線８を介して出力す
る。。このとき、主メモリ５はこのメモリアドレス信号
で指定されたアドレスに、データバス７上の情報コード
を格納する。

以上のようにして、プロセッサ１がアドレス信号で指定
した主メモリ５のアドレスにデータバス７上の情報コー
ドがライトされる。他方、この動作と同時に、ＥＣＣ回
路３ではデータバス７の情報コードに対するＥＣＣを作
成し、このＥＣＣをチエツクピットメモリ４に対してチ
エツクビット信号線９を介して出力し、チエツクピット
メモリ４は前記ＥＣＣを上記メモリアドレス信号で指定
されたアドレスに格納する。

次に、リード（メモリ読み出し）動作時に、プロセッサ
１がアドレス信号をアドレスバス６に出力すると、メモ
リコントローラ２はライト動作時と同様にして、メモリ
アドレス信号を主メモリ５およびチエツクピントメモリ
４に出力する。主メモリ５はプロセッサ１がアドレス信
号で指定したアドレスに格納されている情報コードをデ
ータバス７へ出力する。ＥＣＣ回路３はデータバス７上
の情報コードを取り込み、同時にチエツクピットメモリ
４からチエツクビット信号線９に出力されたＥＣＣを取
り込み、このＢＣＣと主メモリ５より取り込んだ情報コ
ードとを検査して情報コードのビット誤りの有無を判定
し、１ビット誤りならば修正をしてプロセッサ１へ出力
する。

〔発明が解決しようとする課題〕

従来のメモリ装置は以上のように構成されているので、
偶発的なビット誤りに関しては良好に動作するが、メモ
リが故障している場合には、アクセスされると常にビッ
ト誤りが発生し、メモリアクセス動作のたびに誤り回復
動作を行うのでメモリアクセス動作完了までに時間がか
かり、システムの処理速度が低下するという問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、メモリ故障時にはその故障箇所を予備メモリ
に切り換えてメモリアクセスするように構成し、誤り回
復動作の回数を最小限にとどめることにより、システム
の処理速度の低下を防止することができるメモリ装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリ装置は、メモリの所定ビット数を
１単位とし、この１単位毎のビット誤り回数をそれぞれ
計数するカウンタより成るカウンタ群と、このカウンタ
群中の任意のカウンタの計数値が規定値に達した時には
、以後、規定値に達した前記カウンタに対応するメモリ
ビットに対するアクセスは予備メモリ部を使用して行う
ようにメモリ箇所を切り換える切り換え回路を設けたも
のである。

〔作　用〕

この発明における切り換え回路は、ある１単位に対応し
たカウンタの計数値が規定値に達したら、以後その１単
位に対してはメモリ部を使用せず、予備メモリ部をアク
セスするように切り換え動作を行う。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はプロセッサ、２はメモリコントローラ
、３は誤り検出回路の一例であるＥＣＣ回路、４はチエ
ツクピットメモリ、５は主メモリ、６はアドレスバス、
７はデータバス、８はメモリアドレス信号線、９はチエ
ツクビット信号線で、以上のものは第２図に示した従来
のものと同一であり、主メモリ５とチエツクピットメモ
リ４とでメモリ部を構成している。１０は主メモリ５の
１ビツト毎にビット誤り回数を計数するカウンタより成
るカウンタ群、１１はカウンタ群１゜の中に計数値が規
定値に達したカウンタが発生した時に、このカウンタに
対応したアドレスとビットを保持するエラーレジスタ、
１２はエラーレジスタ１１から出力され、ビットｖ＝り
が規定の回数発生したビットを示すエラービット信号を
伝えるエラービット信号線、１３は前記エラーピット信
号をデコードするデコーダ、１４はデコーダ１３がメモ
リ選択信号を出力するメモリ選択信号線、１５はプロセ
ッサ１がリード動作時に、前記メモリ選択信号に従って
、リード先を予備メモリ１７に切り換えるセレクタ、１
６はプロセンサ１がライト動作時に、前記メモリ選択信
号に従って、ライト先を予備メモリ１７に切り換えるセ
レクタ、１７はビット誤りが多発、つまり規定回数発生
した時に、そのビットを収容する１ビツト構成の前記予
備メモリ、１日は予備メモリ１７からリードされたビッ
トおよび予備メモリ１７にライトされるビットが通過す
るデータ信号線、１９は主メモＩＪ　５からセレクタ１
５に対して出力した情報コードが通過するメモリ出力線
である。

以上の説明において、エラービット信号線１２゜デコー
ダ１３．メモリ選択信号線１４．セレクタ１５およびセ
レクタ１６は切り換え回路を構成し、予備メモリ１７と
エラーレジスタ１１は予備メモリ部を構成している。

次に動作について説明する。まず、切り換え回路が動作
していない状態において、プロセッサ１がリード動作時
に、アドレス信号をアドレスバス６に出力すると、メモ
リコントローラ２からメモリアドレス信号がメモリアド
レス信号線８を介して主メモリ５およびチエツクビット
メモリ４に出力される。このメモリアドレス信号を入力
し、主メモリ５はプロセッサ１がアドレス信号で指定し
たアドレスに格納されている情報コードをメモリ出力、
＊１９に出力し、チエツクビットメモリ４はプロセッサ
１がアドレス信号で指定したアドレスに格納されている
ＥＣＣを出力する。前記情報コードはメモリ出力線１９
をデータバス７に接続するように切り換えているセレク
タ１５を経由してデータバス７へ出力され、ＥＣＣ回路
３はデータバス７上の情報コードおよびチエツクビット
信号線９上のＥＣＣを取り込み、このＥＣＣと情報コー
ドとを検査して情報コードのビット誤りの有無を判定し
、１ビット誤りならば修正をしてプロセッサｌへ出力す
ると共に、カウンタ群１０においてエラーアドレスから
人力したデータに対してピッｔｔＪりが発生したピント
に対応するカウンタの計数値を１増加させる。ここで、
同一ビットに対して４回ビット誤りが発生すると、言い
換えれば、カウンタの計数値が規定値の４になると、Ｅ
ＣＣ回路３からエラーレジスタ１１に前記ビットのアド
レスとビット番号がセットされる。

このアドレスとビット番号がセ・ソトされた後、このア
ドレスに対するライト動作時には、プロセッサ１はアド
レスバス６にアドレス信号を、データバス７に情報コー
ドを出力する。メモリコントローラ２はアドレスバス６
上のアドレス信号からメモリアドレスを生成し、メモリ
アドレス信号をメモリアドレス信号線８に出力する。こ
のメモリアドレス信号はエラーレジスタ１１の内容と比
較され、すでにエラーレジスタ１１にセットされている
アドレスと一敗した場合には、エラーレジスタ１１はエ
ラービット信号線１２に、すでにセットされているビッ
ト番号を示すエラービット信号を出力する。デコーダ１
３はこのエラービット信号をデコードし、メモリ選択信
号としてメモリ選択信号線１４に出力する。セレクタ１
６はこのメモリ選択信号を選択人力として、データバス
７上の情報コードを主メモリ５にライトするか、予備メ
モリ１７にライトするかを切り換える。例えば、エラー
レジスタ１１にビット番号として第５ビツトがセットさ
れていれば、セレクタ１６はデータバス７の第５ビツト
がデータ信号線１８と接続され、データバス７の他のビ
ットは主メモリ５に接続されるように切り換える。主メ
モリ５および予備メモリ１７はメモリアドレス信号で指
定されたアドレスに分離された情報コードを格納する。

以上の動作によって、エラーが多発したビットは予備メ
モリ１７にライトされる。

また、エラーレジスタ１１にアドレスとビット番号がセ
ントされた後、このアドレスに対するリード動作時には
、プロセッサ１はアドレスバス６上にアドレスバスを出
力する。メモリコントローラ２はライト動作時と同様に
して、メモリアドレス信号をメモリアドレス信号線８に
出方する。主メモリ５はこのメモリアドレス信号で指定
されたアドレスに格納されている情報コードをメモリ出
力線１９に出力する。一方、予備メモリ１７がらも格納
されているビットがデータ信号線１８に出力される。他
方、エラーレジスタ１１において、すでにセットされて
いるアドレスとメモリアドレス信号が一致するので、エ
ラービット信号線１２に、すでにセットされているビッ
ト番号を示すエラーピント信号を出力する。デコーダ１
３はこのエラービット信号をデコードし、メモリ選択信
号としてメモリ選択信号線１４に出力する。セレクタ１
５はこのメモリ選択信号を選択入力として、メモリ出力
線１９上の信号とデータ信号線１８上の信号とを選択し
てデータバス７へ出力する。例えば、エラーレジスタ１
１にビット番号として第５ビ・ントがセントされていれ
ば、セレクタ１５は第５ビツトのみデータ信号線１８を
選択し、その他のビットはメモリ出力線１９を選択して
、データバス７と接続するように切り換える。以上の動
作により、データバス７上にエラーのない情報コードが
出力され、プロセッサ１に取り込まれる。

なお、上記実施例では予備メモリ１７として１ビツト構
成のものを示したが、２ビット以上の構成にしてもよい
。この場合は、エラーレジスタ１１も複数のビット番号
が保持される構成となる。また、カウンタの規定値を４
としたが、他の値でもよい。

また、誤り検出回路としてＥＣＣ回路３を使用したもの
を示したが、冗長コードがパリティビットで誤り検出回
路としてパリティ検出回路を備えた場合にも本発明は有
効であり、この場合は予備メモリ１７はワード構成とす
る。

〔発明の効果〕

以上のように、この発明によれば、メモリ装置をビット
誤り発生時に単に誤り回復処理を実行するだけでなく、
同一箇所で何度もビット誤りが発生した場合には、メモ
リアクセスの対象を予備メモリに切り換えるように構成
したので、切り換え後はビット誤りが発生しなくなるこ
とにより誤り回復処理の必要がなくなるので、メモリが
故障した場合でもシステムの処理速度が低下することが
ない、安定したシステムが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ誤り制御シス
テムを示すブロック図、第２図は従来のメモリ誤り制御
システムを示すブロック図である。 １はプロセッサ、２はメモリコントローラ、３はＥＣＣ
回路（誤り検出回路）、４はチエツクビットメモリ（メ
モリ部）、５は主メモリ（メモリ部）、６はアドレスバ
ス、７はデータバス、８はメモリアドレス信号線、９は
チエツクビット信号線、１０はカウンタ群、１１はエラ
ーレジスタ（予備メモリ部）、１２はエラービット信号
線（切り換え回路）、１３はデコーダ（切り換え回路）
、１４はメモリ選択信号線（切り換え回路）、１５はセ
レクタ（切り換え回路）、１６はセレクタ（切り換え回
路）、１７は予備メモリ（予備メモリ部）、１８はデー
タ信号線、１９はメモリ出力線。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人　　　三菱電機株式会社 第１ 図

Claims (1)

【特許請求の範囲】
1. 情報コードに冗長コードを付加したデータを格納するメ
   モリ部と、このメモリ部から読み出した前記データの前
   記冗長コードを使用して前記情報コード中のビット誤り
   を検出する誤り検出回路とを有するメモリ装置において
   、前記メモリ部の所定ビット数を１単位とし、この１単
   位毎のビット誤り回数をそれぞれ計数するカウンタより
   成るカウンタ群と、このカウンタ群中に計数値が規定値
   に達したカウンタが発生した時に、この規定値に達した
   カウンタに対応した１単位を収容する予備メモリ部と、
   前記１単位を含む情報コードを前記メモリ部に対して書
   き込みあるいは読み出しを行う際に、前記１単位は前記
   予備メモリ部に対して書き込みあるいは読み出しを行わ
   せる切り換え回路とを備えたことを特徴とするメモリ装
   置。