JPH02181245A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理システム内に設置される記憶装置に
関するものである。

（従来の技術） 情報処理システム内に設置される主記憶装置などでは、
信頼性の点から誤り制御機能が付加される。すなわち、
主記憶装置は、中央処理装置からの指令に応じてデータ
を書込む際に誤り検出／訂正用の所定ビット幅の冗長部
分を作成して書込みデータに付加すると共に、読出しの
際には付加された冗長部分に基づき読出しデータについ
て誤り検出／訂正を行う機能を備えている。

典型的には、４バイト（３２ビツト）幅のデータについ
ては２ビット誤り検出／１ビット誤り訂正用の７ビツト
の冗長部分が作成され、これが書込みデータに付加され
る。このように４ハイドのデータを扱う情報処理システ
ムにおいても、３ハイ１−以下のデータを主記憶装置に
読み書きすることが往々にして必要になる。

従来、４バイトデータの読み口きが可能な誤り制御機能
付きの主記憶装置に３バ・イ［・以下の部分から成るデ
ータを書込む方法には、次のような２種類の方法が採用
されている。

第１の方法によれば、書込み先のアドレスから４ハイト
デークが読出され、その−・部が書込み対象の３ハイド
以下のデータで置き換えられる。次に、この置き換え済
みの４バ・イトデータについて作成した２ビット誤り検
出／１ビット誤り訂正用の７ビツトの冗長部分が付加さ
れ、最終的な書込みが行われる。

第２の方法によれば、部分読み書きの最小単位である１
ハ・イ［ごとに２ピント誤り検出／１ビット誤り訂正用
の５ビツトの冗長部分が作成され、それぞれが対応の１
バイトデータに付加され、書込まれる。

（発明が解決しようとする課題） 上記従来の部分データの書込みに関する第１の方法では
、書込み先のアドレスから一旦４バ・イトデータを読出
し、その該当部分のみを書込み対象の３バ・イト以下の
部分で置き換えるいう付加的な処理が必要になるため、
書込みに時間がかかるという問題がある。

また、従来の第２の方法では、１バイトごとに５ピント
・の冗長部分が必要になるため所要記憶容量が過大とな
り、コスト高になるという問題がある。すなわち、最大
４バ・イトのデータ部分の書込みに備えて各５ビ・７ト
幅合計２０ビット幅の冗長部分の書込み領域を確保する
必要があり、信頼性の確保のためにメモリ客足が６０％
強増加する。

（課題を解決するための手段） 本発明の記憶装置は、各ｍビット幅（ｍは２以上の整数
）の最大ｎ個の部分（ｎは２以上の整数）から成るデー
タの書込みに際してはこのデータがｎ個の部分から成れ
ばこれについて誤り検出／訂正用の所定ピント幅の冗長
部分を作成し、このデータがｎ個に満たない部分から成
ればそれぞれの部分についてパリティビットを作成する
と共に、このデータに作成済みの冗長部分又はパリティ
ビット及びこれらいずれが付加されているかを表示する
識別コードを付加して口込む手段を備えている。

さらに、この記憶装置は、データの読出しに際しては読
出しデータに付加されている識別コードを検査し冗長部
分の付加されたデータであればこの読出しデータに誤り
検出／訂正を行い、パリテイビットの付加された読出し
データであればそれぞれの部分にパリティチエ・ツクに
よる誤り検出を行う手段を備えている。

このように、本発明の記憶装置によれば、最大ハイド数
のフルデータであるか最大バイト数未満の部分データで
あるかによって２種類の誤り制御方式を混在させること
により、信頼性とアクセス時間（又は装置コスト）との
調和が図られている。

すなわち、誤り訂正が行われない部分データについても
最低限度の誤りの検出が行われるので誤処理につながる
おそれは少ない。また、誤りの発生したデータについて
は前後のデータとの関係などから中央処理装置側で誤り
を訂正する機会も残されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の・・実施例の記憶装置の構成を示す
ブロック図であり、１０はメモリコントローラ、１１，
１２．１３及び１４はそれぞれ４バイト幅のフルデータ
を構成する第１、第２．第３及び第４バイトを格納する
各８ビツト幅のメモリプレーンである。また、１５は４
バ・イ［・幅のフルデータについて作成される２ビット
誤り検出／１ビット誤り訂正用の７ビツトの冗長部分又
は３バイト幅以下の部分データの各バイトについて作成
される３個以下のパリテイビットを格納する８ビツト幅
のメモリプレーンである。更に、１６は上記メモリプレ
ーン１５にどちらの誤り制御ビ・ノドが格納されている
かを指示する１ビ・７トのフラグを格納するメモリプレ
ーンである。

メモリコント・ローラ１０と図示しない中央処理装置と
の間は、メモリアクセス信号線ＭＡ、リード／ライト信
号線（Ｒ／Ｗ）　、アドレス信号線（Ａ）、フルデータ
の第１〜第４バイトが出力される４群のデータ信号線（
ＤＩ〜Ｄ４）、どのデータ信号線に書込みデータが出力
中であるかを示す４本の制御信号線（Ｃ１〜Ｃ４）及び
読出しデータにエラーが発生したごとを通知するエラー
通知信号線（Ｅ）によって接続されている。

また、メモリコントローラ１０と、６個のメモリプレー
ン１１〜１６との間は、アドレス信号線ａ、ブレーン選
択とリード／ライトを指令する制御信号線群Ｃ及びデー
タ信号線群ｄによって接続されている。アドレス信号ｈ
’Ａ　ａは、６個のメモリプレーン１１〜１６に共通接
続されており、各メモリブレーン上の同一アドレスから
それぞれのデータが同時に読み書きされる。データ線群
ｄは、読み書き対象のフルデータ又は部分データの第１
バイトから第４バ・イトまでが転送される４群のデータ
信号線ｄ１〜ｄ２と、７ビソトの冗長部分又は最大３ビ
・７トのバリティビ・ノドが転送されるデータ信号線ｄ
５と、１ビツトのフラグが転送されるデータ信号線ｄ６
から構成される。制御信号線群Ｃは、各メモリプレーン
に読み書きを指令する６本の制御信号線０１〜Ｃ６から
構成されている。

第２図は、第１図のメモリコントローラ１０の構成を例
示するブロック図であり、２０はデコーダ、２１は冗長
ビット群生成回路、２２はパリティビット生成回路、２
３はエラー検出／訂正回路、２４はパリティチェック回
路、２５はオアゲート、２６．２７は多重化／分離回路
である。

中央処理装置から４バイト幅のフルデータの書込みが要
求される場合には、データ信号ｉＤ１〜Ｄ４のそれぞれ
に書込み対象のフルデータの第１〜第４バイトが出力さ
れると共に、制御信号線Ｃｌ−Ｃ４の全てにハイ信号が
出力される。また、メモリアクセス信号線ＭＡとリード
／ライト信号線（Ｒ／Ｗ）にハ・イ信号が出力され、ア
ドレス信号＆ＩＡ上には書込み先のアドレスが出力され
る。

この制御信号を受けたデコーダ２０は、制御信号線Ｃ７
上にハイ信号を出力して冗長ピント群生成回路２１を起
動し、データ信号線ｄ６上にフラグ“０”を出力すると
共に、６個のメモリプレーンに連なる制御信号線０１〜
Ｃ６の全てに書込みを指令を出力する。

冗長ビット群生成回路２１は、データ信号線Ｄ１〜Ｄ４
上の４バー（ト幅のフルデータから２ビット誤り検出／
エビ７　Ｆ　ｅ’Ｊり訂正用の７ビツト幅の冗長部分を
作成し、データ信号線ｄ５上に出力する。従って、４バ
イト幅のフルデータの各バイトがメモリプレーン１１〜
１４に書込まれ、冗長ビット群生成回路２１で生成され
た７ビツトが８ビツト幅のメモリプレーン１５の所定の
ビット位置に書込まれ、フラグ０”がメモリプレーン１
６に書込まれる。

これに対して、中央処理装置から３バイト以下の部分デ
ータの書込みが要求される場合には、４本のデータ信号
ｍＤ１〜Ｄ４のうちの３本、２本又は１本だけに書込み
対象の部分データの対応のバイトが出力されると共に、
４本の制御信号線０１〜Ｃ４のうちデータの出力された
データ信号線に対応する３本、２本又は１本だけにハイ
信号が出力される。この制御信号を受けたデコーダ２０
は、制御信号線Ｃ８上にハイ信号を出力してパリティビ
ット生成回路２２を起動し、データ信号線ｄ６上にフラ
グ１”を出力すると共に、４個のメモリプレーンに連な
る制御信号線Ｃ１〜Ｃ４のうちハ・イ信号が出力された
制？ＩＩ信号線Ｃ１〜Ｃ４に対応するものと制御信号線
Ｃ５、Ｃ６に四込みを指令を出力する。

パリティビット生成回路２２は、デコーダ２０に連なる
制御信号線Ｃ１〜Ｃ４上にハ・イ信号が出力中であるか
ロー信号が出力中であるかによってとのバ・イト部分の
書込みが要求されているかを検出し、データ信号線Ｄ１
〜Ｄ４のうち対応のものに出現中の３バイト、２バーイ
［・又は１ハ・イトのデータについて各１ビツト最大３
ビツトのパリティビ・７トを生成する。引き続き、パリ
ティピノ［生成回路２２は、書込み対象の部分データの
有効バイト数３．２又は１を示す２ビツトの数値データ
と、これら有効バ・イトの４ａり又は６通りの組合せを
示す３ビ・７トの組合せコードを作成する。パリティビ
ット生成書込み２２は、上記有効バ・イ＋−数、組合せ
コード及び最大３ビツトのパリティビットから成る合計
８ビツトの書込みデータを作成し、これをデータ信号線
ｄ５に出力する。

すなわち、第３図（Ａ）に例示するように、部分データ
の第３バイトと第４バイトだけが占込みデータとして有
効であれば、第１ビ／トの０”とと第２ピントの１″に
よって有効バイト数が「２」であることが表示され、第
３ビツトの“０”と第４．第５ビツトの“１”によって
第３図（Ｂ）に示す規則に従って付された組合せコード
「６」が表示される。また、第３図（Ａ）の第６ビツト
の“０”は第３バイトについて生成したパリティビット
力＜０″であることを表示し、第７ビツトの“１”は第
４バイトについて生成したパリティビットが“１”であ
ることを表示している。また、この例ではパリティビッ
トが２バ・イトだけについて生成されているため、第３
図（Ａ）の第８ビツトは無効ビットとなる。

このように、３バイト以下の部分データの各バイトがメ
モリブレーン１１〜１４のうちの最大３個のものに書込
まれると共に、パリティビット生成回路２２で生成され
た最大３ビツトのパリティビットを含むデータがメモリ
プレーン１５に書込まれ、フラグ″１″がメモリプレー
ン１６に書込まれる。

デコーダ２０は、中央処理装置から読出し指令を受ける
と、６個のメモリブレーン１１〜１６の所定のアドレス
からデータ４・涜出し、信号＆ｉｄ６上のフラグを検査
する。このフラグが“０”であれば通常のフルデータの
読出しと判定され、信号、ｖＩＣ９を介してエラー検出
／訂正書込み２３が起動される。起動されたエラー検出
／訂正回路２３は、データ信号、ｖ！Ｄ１〜Ｄ４上の４
バ・イトのデータと信号ｖＡｄＳ上の７ビツト・の冗長
ビット・群に基づき、４バイトのデータについて２ビッ
ト誤り検出／１ビット誤り訂正を行い、多重分離回路２
６を介してデータ信号線Ｄ１〜Ｄ６上に出力する。

この際、訂正不能な２ピツｔの誤りが検出された場合に
は、オアゲート２５とエラー通知信号線Ｅを経て中央処
理装置にエラーの発生が通知される。

デコーダ２０は、中央処理装置からの読出し指令に従っ
て６個のメモリプレーン１１〜１６の所定のアドレスか
らデータを読出した際に、信号線ｄ６上のフラグが“１
”であることから部分データの読出しを検出すると、信
号線ＣＩＯを介してパリティチェック回路２４を起動さ
れる。起動されたパリティチェック回路２４は、データ
信号線Ｄ１〜Ｄ４上の最大３バイトのデータと信号線ｄ
５上の８ビツトのデータに基づき、対応のバイトのデー
タについてパリティチェックを行い、多重分離回路２６
を介してデータ信号線Ｄ１〜Ｄ６上に出力する。この際
、訂正不能な１ピントの誤りが検出された場合には、オ
アゲート２５とエラー通知信号線Ｅを経て中央処理装置
にエラーの発生が通知される。

誤りの発生しなかった読出し済みの部分データが中央処
理装置において処理されフルデータが生成された場合に
は、これの書込み時に２ビット誤り検出／１ビット誤り
訂正用の冗長部分が付加され、信転性が再度向上する。

以上、パリティビットに有効バイト数と組合わせコード
を付加してメモリブレーンに書込む構成を例示した。し
かしながら、有効なバイト番号を直接書込んだり、バ・
イト番号に対応したピント、位置に有効なパリティビッ
トを配列したりするなど他の適宜な方法を採用すること
もできる。

また、フルデータが４バイトである場合を例示したが、
このフルデータがその他のバイト数で構成される場合に
も本発明を適用できる。

さらに、８ビツトの１バイト・を部分データの１単位と
する構成を例示したが、１６ビツトの２バ・イトなどを
部分データの１単位とする場合にも本発明を適用できる
。

（発明の効果） 以上詳細に説明したように、本発明の記憶装置は、フル
データであるか部分データであるかによって２種類の誤
り制御方式を混在させることにより、信頼性とアクセス
時間（又は装置コスト）との調和を実現できる。

すなわち、誤り訂正が行われない部分データについても
最低限度の誤りの検出が行われるので誤処理につながる
おそれは小さく、また、誤りの発生したデータについて
は前後のデータとの関係などから中央処理装置側で誤り
を訂正する可能性もあるからである。

【図面の簡単な説明】

第１図は本発明の一実施例の記憶装置の構成を示すブロ
ック図、第２図は第１図のメモリコントローラの一構成
例を示すブロック図、第３図はパリティビットを含む誤
り制御データの構成の一例を示すフォーマント図である
。 １０・・・メモリコントローラ、１１〜１４・・・４ハ
・イト幅のフルデータの各ハイドを記１ｆｆｌｌるメモ
リプレーン、１５・・・誤り制御のための冗長ピント又
はパリティビットを記憶するメモリプレーン、１６・・
・１ビツトのフラグを記憶するメモリプレーン、２０・
・・デコーダ、２１・冗長ビ、［０群生成回路、２２・
・・パリティビット生成回路、２３・・・エラー検出／
訂正回路、２４・・・パリティチェック回路。

Claims (1)

1. 【特許請求の範囲】 各ｍビット幅（ｍは２以上の整数）の最大ｎ個の部分（
   ｎは２以上の整数）から成るデータを同一アドレスに書
   き込み読み出す機能を備えた記憶装置において、 データの書込みに際してはこのデータが前記ｎ個の部分
   から成ればこれについて誤り検出／訂正用の所定ビット
   幅の冗長部分を作成し、このデータが前記ｎ個に満たな
   い部分から成ればそれぞれの部分についてパリテイビッ
   トを作成すると共に、このデータに前記作成済みの冗長
   部分又はパリテイビット及びこれらいずれが付加されて
   いるかを表示する識別コードを付加して書込む手段と、
   データの読出しに際しては読出しデータに付加されてい
   る前記識別コードを検査し前記冗長部分の付加された読
   出しデータであればこれに対して誤り検出／訂正を行い
   、前記パリテイビットの付加された読出しデータであれ
   ばそれぞれの部分にパリテイチェックによる誤り検出を
   行う手段とを備えたことを特徴とする記憶装置。