JPS63132356A - メモリバンク切換え装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリバンク切換え装置に関するものである
。

〔従来の技術〕

マイクロプロセッサユニット（ＭＰＵ）により、種々の
処理をするシステムにおいて、プログラムやデータ等を
格納するユニークなメモリ空間は使用するＭＰＵに制約
される。例えば、８ビットＭＰＩＩでは６４にバイトど
なる。

この制約より広いメモリ空間が必要な場合、第３図に示
すようにメモリバンクを１．２．および３のように複数
設置し、これらのバンクを切換えて使用することにより
、全体としてのメモリ空間を増設する方法を用いる場合
がある。

上述したメモリバンクを切換えるための従来装置例につ
いて、第４図を参照して説明する。

図において、１はＭＰＵ　、　２はデコーダ、３はラッ
チ回路、４はシステムパスラインであり、ＭＰＩｌｌと
デコーダ２、ラッチ回路３および後述するメモリバンク
とをそれぞれ接続する。

５．６および７はそれぞれメモリバンクＩＣＩ　。

ＩＣ２およびＩＣ３であり、必要に応じてＭＰ［］１に
より選択され、切換えて使用される。

木従来例では、メモリバンクの数が３段で、各メモリバ
ンク５．６および７は各々１個のメモリＩＣで構成され
ており、メモリバンク５．６および７の切換えは、ラッ
チ回路３の出力により実行される。

メモリバンク５．６および７の各ＩＣＩ　、　ｒｃ２お
よびＩＣ３はそれぞれＣ５八　とＣ５Ｂとが共に°Ｌ°
゛の状態でイネーブルとする。Ｃ５八はＭＰＵ１がメモ
リバンク５．６および７のそれぞれのメモリ空間アドレ
スを選択した場合にＬ”となり、Ｃ５ＢはＭＰＬＩＩが
ラッチ回路３に書き込んだデータにより“Ｈ”もしくは
°Ｌ゛°が各メモリバンク毎に決定される。

従って、例えば、メモリバンク７　（４Ｃ３）を選択し
たい場合は、まずラッチ回路３にＤＯ・１、Ｄｌ−１、
Ｄ２・Ｏを書き込み、その後所望のアドレスを出力する
ことにより、Ｃ５ＡとＧＳＢが共にＬ゛の状態となるメ
モリバンク７から所望のアドレスを指定することができ
る。

（発明が解決しようとする問題点〕 しかしながら、上述した木従来例の構成においては、も
し、ラッチ回路３内に故障が生じて目的とする出力以外
のメモリバンクがＬ”状態となるような出力が発生した
場合、そしてさらにはコンピュータプログラムのソフト
ウェアが暴走した場合などで、ラッチ回路３が１個以上
の゛Ｌパを出力したりすると、その結果メモリバンク５
．６および７のうち複数個が同時に選択されることによ
るデータバスの衝突が発生し、延いてはメモリバンクを
構成しているＩＣの損壊に結びつくという欠点がある。

しかもこの場合、メモリバンク相互間で同時に複数個の
ＩＣ同志が選択された事実を検知できないという欠点も
ある。

そこで、本発明の目的は上述した従来例に鑑み、メモリ
バンクの切換えで同時に複数個のメモリバンクが選択さ
れることを防止すると共に、誤ったバンクが選択された
場合、直ちにこれを検知し、システムに通知することに
より、信頼性の高いメモリバンク切換え装置を提供する
ことにある。

〔問題点を解決するための手段〕

このような目的を達成するために、本発明では、ラッチ
回路の出力と、これをデコードしてメモリバンクの１つ
を選び出すデコーダの出力を再び復元するエンコーダの
出力とを比較し、誤りを検出するようにする。

すなわち、本発明は複数のメモリバンク番号を保持する
保持手段と、保持手段からの出力を解読し、出力のうち
１個の信号を所定の論理状態にしてメモリバンクを切換
えるデコード手段と、デコード手段からの出力をデコー
ド手段の入力に変換するエンコード手段と、デコード手
段の入力とエンコード手段からの出力とを比較し、異な
った結果を検出してメモリバンクの切換え誤り信号を出
力する手段とを具えたことを特徴とする。

〔作　用〕

本発明によれは、ラッチ回路の故障による誤った出力が
発生した場合に、これを直ちに検出することができ、メ
モリバンクを構成するＩＣの損壊を未然に防止すること
ができる。

（実施例） 以下に図面を参照して本発明の詳細な説明する。

第１図は本発明による一実施例の構成を示すブロック図
である。

図において、第４図と同様の箇処には同一符号を付して
その説明は省略する。図中、ｌＯはデコーダであり、ラ
ッチ回路３の信号を解読し、所望のメモリバンクを選択
するコードを出力する。

１１はエンコーダであり、デコーダ１０の出力をラッチ
回路３からの出力コードに変換する。１２は誤り検出信
号出力回路であり、デコーダｌＯの入力信号とエンコー
ダ１１の出力信号とを比較し、誤り検出信号を出力する
。

第１図に示した本実施例では、ＭＰＵが出力するメモリ
バンク番号を保持するラッチ回路３と、このラッチ回路
３からの出力（Ｎビット）を入力信号として解読し、２
Ｎ　ビットの信号のうち１個の信号のみをＬ゛°の状態
とするデコーダ１０と、このデコーダ１０の出力は各メ
モリバンクＩＣのチップセレクト端子Ｃ５Ｂに接続され
るが、２の２　ヒツトの出力を再びＮビットのコードに
変換するエンコーダ１１と、そこで、デコーダ１０の入
力信号Ｎビットとエンコーダ１１の出力信号Ｎビットと
を比較し、１ビツトでも異なった場合に、誤り検出信号
を出力する誤り検出信号出力回路１２とにより構成され
ている。

第２図は本発明による一実施例の構成を示す回路図であ
る。

第２図において、第１図と同様の箇所には同一符号を付
して、その説明は省略する。図中、２０および２１は比
較回路、３０はＯＲ回路、１００および１０１はデータ
出力線、　１１０、１１１．１１２および１１３はデコ
ーダｌＯの出力線、　１２０および１２１はエンコーダ
１１の出力線、　１３０および１３１は比較回路２０お
よび２１からの出力線、１４０はＯＲ回路３０からの出
力線である。

次に、本実施例について第２図を参照しながら説明する
。

所望するメモリバンク番号はラッチ回路３を経由してデ
コーダｌＯの入力端子に与えられるとともに、比較回路
２０および２Ｉの入力信号として与えられる。

デコーダ１０の出力線１１０、１１１、＋１２および１
１３はそれぞれ各メモリバンク５．６および７の各ＩＣ
のチップセレクト端子Ｃ５Ｂに与えられるとともにエン
コーダ１１の入力端子に与えられ、エンコーダ１１によ
り２進データに変換されて出力端子〇八およびＯＢより
出力される。

比較回路２０および２１は出力線１００および１０１に
出力される解読すべきデータ信号と出力線１２０および
１２１に出力されるエンコーダ出力信号とをそれぞれ比
較し、その結果を判定するＯＲ回路３０に出力線１３０
および１３１を介して送られる。

ＯＲ回路３０では、入力信号をもとにデコーダ１０の誤
りの有無をＭＰＵＩに出力線１４０を介して通知する。

そこでメモリバンクの切換えが正常に行なわれた場合に
は、ラッチ回路３の出力線１００の出力と、エンコーダ
出力線１２０への出力とは等しく、その結果、比較回路
２０は°“Ｌ”を出力する。ラッチ回路３の出力線１０
１の出力についても同様にして比較回路２１はＬ”を出
力し、その結果、ＯＲ回路３０は”　Ｌ　”を出力して
正常であることをＭＰ旧に通知する。

次に、メモリバンクの切換えに異常が生じた場合を想定
する。

この場合には、メモリバンクの選択を決定する信号、す
なわちデコーダ出力線１１０〜＋１３への出力は、 ■所望の出力以外の位置に“°Ｌ゛°が出力される。

つまり、所望しないメモリバンクのＩＣのチップセレク
ト端子が“Ｌ°゛となってイネーブルになり、所望する
メモリバンクのＩＣはイネーブルにならない。

■デコーダＩＯの出力線１１０　、１１１および１１２
のうちの複数個の出力が″Ｌ”になる。

つまり、同時に複数個のメモリバンクのＩＣのチップセ
レクト端子がＬ”となり、複数個のＩＣがイネーブルに
なる。

というような現象を示す。

しかしこの場合、メモリバンク番号を示すラッチ回路線
１００および１０１への出力とエンコーダ線１２０およ
び１２１への出力との少なくとも１つは論３１　”　Ｈ
”あるいは°“Ｌ”が異なり、比較回路２０もしくはｚ
ｌは“Ｈ”を出力しその結果、ＯＲ回路３０は”　Ｈ”
を出力して出力線１４０を介して異常であることをＭＰ
Ｕ　ｔに通知する。例えば、ＭＰＩＪＩへの割込みとし
て入力される。

以上のように、ＭＰＩｌｌはメモリバンクの切換えに異
常が発生した場合に、直ちにこれを検知し、プログラム
の暴走を阻止して、メモリバンクのＩＣが損壊するのを
防止することがてきる。

以上は、本実施例について説明したが、メモリバンクの
構成が３つの場合に限らず、そわ以外のメモリバンク数
でも同様に適用することができる。また、メモリバンク
のＩｃをイネーブルとするため、２つの端子Ｃ５Ａおよ
びＣ５Ｂ共に論理”　Ｌ　”でない場合、すなわち１つ
の端子で論理“Ｈ”とする場合等についても容易に実現
することができる。

〔発明の効果） 以上から明らかなように、本発明によれば、メモリバン
ク番号を保持するラッチ回路…力にデコーダを接続し、
デコードされた信号をメモリバンクの切換え信号に使用
すると共に、その結果に対する誤りの有無を検知するこ
とのできる簡単な回路を付加したことにより、所望する
メモリバンク以外か誤って選択された場合、直ちにそれ
を検知することができる。

したがって、誤ったメモリバンクで実行されることによ
る故障を未然に防止することができるという効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明による一実施例の構成を示すブロック図
、第２図は本発明による一実施例の構成を示す回路図、
第３図は従来例の構成を示す説明図、第４図は従来例の
構成を示すブロック図である。 １　・ＩＡＰｔｌ。 ２．１０・・・デコーダ、 ３・・・ラッチ回路、 ４・・・システムパスライン、 ５．６．７・・・メモリバンク（ＩＣ）、１１・・・エ
ンコーダ、 １２・・・誤り検出信号出力回路、 ２０．２１・・・比較回路、 ３０・・・ＯＲ回路、 １００　、　ｌｏｔ・・・ラッチ回路出力線、１１０　
、１１．１．１１２．１１３・・・デコーダ出力線、１
２０．１．２１・・・エンコーダ出力線、１３０．１３
１・・・比較回路出力線、１４０・・・ＯＲ回路出力線
。 従来例の構成を示す説明図 第３図 従来例の構成を示すブロック図 第４図

Claims (1)

1. 【特許請求の範囲】 複数のメモリバンク番号を保持する保持手段と、 前記保持手段からの出力を解読し、該出力のうち１個の
   信号を所定の論理状態にして前記メモリバンクを切換え
   るデコード手段と、 前記デコード手段からの出力を前記デコード手段の入力
   に変換するエンコード手段と、 前記デコード手段の入力と前記エンコード手段からの出
   力とを比較し、異なった結果を検出してメモリバンクの
   切換え誤り信号を出力する手段と を具えたことを特徴とするメモリバンク切換え装置。