JP2018019209A - 伝送路切替制御装置，及び伝送路切替制御方法 - Google Patents

Abstract

【課題】冗長化された伝送路の切替時間が許容範囲を超過するのを回避可能とする。【解決手段】伝送路切替制御装置は、複数の伝送路のうち冗長化された第１伝送路の切替に係る第１情報を記憶する第１領域と第１伝送路以外の第２伝送路に係る第２情報を記憶する第２領域とを有する記憶部と、第１領域からの第１情報の読み出し及び処理を第２領域からの第２情報の読み出し及び処理より優先して行う処理部とを含む。【選択図】図２

Description

本発明は、伝送路切替制御装置，及び伝送路切替制御方法に関する。

パスやリングなどの伝送路を介して隣接装置へ信号を伝送する伝送装置（ノードと呼ばれる）がある。伝送路は、運用系と、運用系の障害時に切り替えられる予備系とを含む冗長構成を有する。

パスプロテクションを規定したＩＴＵ−Ｔ勧告である規格Ｇ．８０３１や、リングプロテクションを規定したＩＴＵ−Ｔ勧告であるＧ．８０３２では、運用系から予備系への切替時間を５０ｍｓｅｃ以下とすることが勧告されている。

特開２００８−２３６３１０号公報 特開２００８−０７７４０１号公報

伝送装置において、障害が検出された伝送路の情報はメモリに記憶される。複数の伝送路の障害に係る情報がメモリに記憶された場合、記憶順で情報はメモリから読み出され、読み出された情報を用いた伝送路の切替に係る処理が行われる。

しかしながら、上記構成では、メモリへの記憶順で処理が行われる。このため、メモリに多くの伝送路に係る情報が記憶される場合には、或る伝送路についての情報が読み出し待ちの間に或る伝送路の切替時間が許容範囲を超過してしまうおそれがあった。このような切替時間が許容範囲を超過するおそれは、伝送装置が管理する伝送路の数が増える程大きくなると考えられる。

本発明は、冗長化された伝送路の切替時間が許容範囲を超過するのを回避可能とする伝送路切替制御装置，及び伝送路切替制御方法を提供することを目的とする。

一つの態様は、伝送路の切替を制御する伝送路切替制御装置である。伝送路切替制御装置は、複数の伝送路のうち冗長化された第１伝送路の切替に係る第１情報を記憶する第１領域と、前記第１伝送路以外の第２伝送路に係る第２情報を記憶する第２領域とを有する記憶部と、前記第１領域からの前記第１情報の読み出し及び処理を前記第２領域からの前記第２情報の読み出し及び処理より優先して行う処理部とを含む。

一側面では、冗長化された伝送路の切替時間が許容範囲を超過するのを回避可能となる。

図１は、実施形態に係る伝送装置の構成例を示す。 図２は、制御装置の構成例を示す。 図３は、データブロックのデータ構造例を示す。 図４は、管理表のデータ構造例を示す。 図５は、ＱＤＲメモリのデータ構造を示す。 図６は、ＣＰＵの構成例を示す図である。 図７は、第１動作例におけるＣＰＵの処理例を示すフローチャートである。 図８は、第１動作例におけるＱＤＲメモリの蓄積内容の例を示す。 図９は、第２動作例におけるＱＤＲメモリからＣＰＵへの出力（転送）の様子を示す。 図１０は、第２動作例におけるＣＰＵの処理例を示すフローチャートである。 図１１は、第２動作例におけるＱＤＲメモリの蓄積内容の例を示す。 図１２は、第２動作例におけるＱＤＲメモリからＣＰＵへの出力（転送）の様子を示す。

以下、図面を参照し、伝送装置，及び伝送路切替制御方法の実施形態について説明する。但し、実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

＜伝送装置＞
図１は、実施形態に係る伝送装置の構成例を示す。図１には、複数の伝送路を介して接続された二つの伝送装置１０（伝送装置１０Ａ，伝送装置１０Ｂ）が例示されている。伝送装置１０Ａは、それぞれ複数のパスを収容する複数のラインインタフェースユニット（ＬＩＵ：ラインカードとも呼ばれる）１１と、ＬＩＵ間のパス切替を行うラインスイッチ（ＳＷ）１２とを含む。図１の例では、伝送装置１０Ａは、複数のＬＩＵ１１として、ＬＩＵ１１ａ，ＬＩＵ１１ｂ，ＬＩＵ１１ｃを有する。少なくとも１つのＬＩＵ１１は「信号を伝送する複数の伝送路を収容する収容部」の一例である。

伝送装置１０Ａは、さらに、制御装置１３とCentral Processing Unit（ＣＰＵ）１４
とを含む。制御装置１３は、シリアルハードウェアバス（ＳＨＢ）１５と呼ばれるローカルバスを介して複数のＬＩＵ１１と接続される。図１の例では、ＳＨＢ１５はｎ個（ｎは正の整数）設けられている。

制御装置１３は。ＳＨＢ１５を介して各ＬＩＵ１１から受信されるデータを、Quad Data Rate（ＱＤＲ）メモリ１６に記憶する。ＱＤＲメモリ１６は、高速な通信機器でデータの宛先や不正データのチェックなどを目的として実装される、書き込み、読み出しが同時に可能なメモリである。伝送装置１０に要求される性能に応じて、ＱＤＲメモリの代わりに、ＤＤＲ（Double Data Rate）メモリやＳＤＲ（Single Data Rate）メモリが適用される場合もあり得る。

また、制御装置１３は、ＱＤＲメモリ１６からのデータの読み出しをＣＰＵ１４の代わりに行うＤＭＡ（Direct Memory Access）コントローラ１７（以下、ＤＭＡ１７と表記）を含む。制御装置１３は、例えば、Field Programmable Gate Array（ＦＰＧＡ），ＦＰ
ＧＡ以外の集積回路（ＬＳＩ，Application Specific Integrated Circuit（ＡＳＩＣ）
など），ＦＰＧＡとＦＰＧＡ以外の集積回路との組み合わせによって形成される。伝送装置１０Ｂは、伝送装置１０Ａと同様の構成を有しているので説明を省略する。

＜伝送路の切替＞
次に、伝送装置１０Ａと伝送装置１０Ｂとの間における冗長化された伝送路の切替処理について説明する。図１において、伝送装置１０Ａと伝送装置１０Ｂとの間には、ＬＩＵ１１ａ−ＳＷ１２ａ−ＬＩＵ１１ｂ−ＬＩＵ１１ｄ−ＳＷ１２ｂ−ＬＩＵ１１ｆを辿る運用系（Work）のパスＰ１が設定されている。パスＰ１は、図１の紙面の左右方向に主信号
が流れる双方向のパスである。

パスＰ１に対する予備系（Protection）のパス（伝送路）として、ＬＩＵ１１ａ−ＳＷ１２ａ−ＬＩＵ１１ｃ−ＬＩＵ１１ｅ−ＳＷ１２ｂ−ＬＩＵ１１ｆを辿るパスＰ２が設定されている。パスＰ２も図１の紙面の左右方向に主信号が流れる双方向のパスである。このようにパスＰ１とパスＰ２とで冗長化された伝送路が形成されている。

ここで、パスＰ１に障害が発生し、伝送装置１０ＡのＬＩＵ１１ｂで障害が検出されたと仮定する。この場合、ＬＩＵ１１ｂは、パスＰ１の障害を検出すると、ＳＨＢ１５を介して切替トリガとなる情報（切替情報）を制御装置１３ａに送る。制御装置１３ａでは、切替情報がＱＤＲメモリ１６に記憶される。

切替情報はＤＭＡ１７によって読み出されＣＰＵ１４ａに供給される。ＣＰＵ１４ａは、切替情報を解析し、パスＰ２への切替指示を生成・出力する。切替指示は、ＳＨＢ１５を介してＬＩＵ１１ａの切替テーブル１８（１８ａ）に送られる。切替テーブル１８ａは、切替指示に応じて、図１の紙面の左からＬＩＵ１１ａに入力される信号の接続先を、ＬＩＵ１１ｂ（パスＰ１）からＬＩＵ１１ｃ（パスＰ２）に切り替える。

また、ＣＰＵ１４から予備系のＬＩＵ１１ｃに対し、障害通知信号（ＡＰＳ−ＳＦと呼ばれる）の送信指示を発行し、ＬＩＵ１１ｃからパスＰ２を介して障害通知信号を伝送装置１０Ｂに送信する。

伝送装置１０ＢのＬＩＵ１１ｅは、障害通知信号を検出すると、切替情報をＳＨＢ１５を介して制御装置１３ｂに送る。切替情報はＱＤＲメモリ１６に記憶される。切替情報はＤＭＡ１７によって読み出され、ＣＰＵ１４ｂに供給される。

ＣＰＵ１４ｂは、切替情報を解析してパスＰ２への切替指示を出力する。切替指示はＳＨＢ１５を介してＬＩＵ１１ｆの切替テーブル１８ｂに送られる。切替テーブル１８ｂは、切替指示に応じて、図１の紙面の右からＬＩＵ１１ｆに入力される信号の接続先を、ＬＩＵ１１ｄ（パスＰ１）からＬＩＵ１１ｅ（パスＰ２）に切り替える。このようにして、パスＰ１からパスＰ２への切替が行われる。

図１では図示を省略するが、伝送装置１０Ａと伝送装置１０Ｂとの間には、複数のパスが設けられている。一例として、伝送装置１０Ａと伝送装置１０Ｂとの間には、３２ｋ（ｋ＝１０２４）本のパスが設けられる。そのうちの１ｋ本のパスが上記したような冗長構成を有し、Ｇ．８０３１で規定された切替時間の許容範囲内（５０msec以下）での切替が要求されるパス（第１パスとする）であると仮定する。但し、パスの総数、冗長化され許容範囲内での切替が要求される第１パスの数は適宜設定可能である。上記したパスＰ１，Ｐ２を含む１ｋ本の第１パスは「第１伝送路」の一例である。１ｋ本以外のパス（第２パスとする）は「第２伝送路」の一例である。図１には、第２パスの一例であるパスＰｘ，Ｐｙ，Ｐｚが図示されている。

パスＰ１などの第１パスに係る切替情報は「第１情報」の一例であり、第１パス以外の第２パスに係る情報は「第２情報」の一例である。第２伝送路は必ずしも冗長化されていなくても良い。冗長化されていないパスの障害が生じた場合には、障害を検出したＬＩＵ１１から警報の情報が送信されＱＤＲメモリ１６に記憶される。警報の情報はＤＭＡ１７を介してＣＰＵ１４に供給され、警報に応じた処理をＣＰＵ１４は行う。このように、第２伝送路に係る情報は、切替情報以外の情報を含む。

パスＰ１を含む多数のパスの障害が短い時間の間に起こると、多数の切替情報や警報が
ＱＤＲメモリ１６に記憶される。このとき、ＱＤＲメモリ１６からのデータの読み出し順がＱＤＲメモリ１６への記憶順（制御装置１３への到着順）であると、以下の問題がおこる。すなわち、パスＰ１についての警報データが読み出し待ちである間に切替時間の許容範囲を超過するおそれがある。以下、このような問題を解決し得る、実施形態に係る制御装置１３の構成について説明する。

なお、伝送装置の一例として、Ｇ．８０３１に準拠し得る伝送装置の構成を図１に例示したが、以下に説明する制御装置１３及びＣＰＵ１４の構成は、Ｇ．８０３２に適合ないし準拠してリングプロテクションを行う伝送装置にも適用できる。そのような伝送装置が接続されるリングはパスの一種であり、リングはパス乃至伝送路の一例である。

＜制御装置の構成例＞
図２は、制御装置１３の構成例を示す。制御装置１３は、受信フレーム処理部１３１と、受信ＦＩＦＯ（First-in First-out）１３２と、ＱＤＲ割り付けテーブル１３３と、ＱＵＥ制御部１３４と、管理表１３５と、ＤＭＡ転送ＦＩＦＯ１３６とを含む。なお、図１と異なり、ＱＤＲメモリ１６は、制御装置１３の外に配置されている。

ＱＤＲメモリ１６は、「メモリ」，「記憶装置」，「記憶部」の一例である。ＣＰＵ１４は「処理部」の一例である。ＱＤＲメモリ１６，制御装置１３及びＣＰＵ１４が「伝送路切替制御装置」の一例である。ＱＵＥ制御部１３４は「書き込み部」の一例である。

受信フレーム処理部１３１は、ＬＩＵ１１からＳＨＢ１５を介して到着するデータブロックのエラーチェックを行う。図３は、データブロックのデータ構造例を示す。図３に示すように、データブロックは、先頭から順に、「種類」，「種別」，「ラインカード情報」，「情報の長さ」，「情報」の各フィールドを有する。

「種類」として、情報の種類を示す情報が格納される（切替情報，警報など）。「種別」は、「情報」フィールドに格納された情報の優先度（ＱＤＲメモリ１６からの読み出しの優先度）を示す情報である。本実施形態では、切替情報は警報より高い優先順位を持つ。「情報の長さ」は、「情報」フィールドに格納された情報のデータ長を示す。「情報」フィールドには、伝達対象の情報が格納される。

種別として、例えば、０〜１５の値をとり得る。番号が小さい順或いは大きい順で優先順位が設定される。種別の数は適宜設定可能で有り、本実施形態では、種別Ａ（第１伝送路）と種別Ｂ（第１伝送路以外の伝送路（第２伝送路））の２つである場合を例示する。

図２に戻って、受信ＦＩＦＯ１３２は、データブロックを一時的に記憶する。ＱＤＲ割り付けテーブル１３３は、データブロックの種別を参照し、種別に応じたＱＤＲメモリ１６内のデータブロックの記憶領域を指定する情報をＱＵＥ制御部１３４に与える。ＱＵＥ制御部１３４は、指定情報に応じた記憶領域に受信ＦＩＦＯ１３２から出力されたデータブロックを書き込む（記憶する）。また、ＱＵＥ制御部１３４はＤＭＡ制御部１４２（図６）からの指示に応じたデータ（データブロック）をＱＤＲメモリ１６から読み出し、ＤＭＡ転送ＦＩＦＯ１３６に格納する。

管理表１３５は、ＱＤＲメモリ１６に記憶された情報の管理データを記憶する。管理表１３５は、例えば複数のレジスタの組み合わせで形成し得る。図４は、管理表のデータ構造例を示す。図５は、ＱＤＲメモリ１６のデータ構造を示す。

図４に示すように、管理表１３５は、種別毎に、書き込み開始アドレスと、受信量と、ＲＣＶビットとを管理する。なお、図４では、種別Ａ〜Ｄについての管理表１３５が例示
されているが、本実施形態では、種別Ｃ及び種別Ｄは存在しない。

書き込み開始アドレスは「書き込み開始位置」の一例であり、受信量は「情報量」の一例であり、ＲＣＶビットは「対応する領域に記憶された情報の有無を示すフラグ」の一例である。

図５に示すように、ＱＤＲメモリ１６は、種別毎のデータブロックの記憶領域を有している。本実施形態では、種別は種別Ａと種別Ｂとの二つであるので、図５に示すように、ＱＤＲメモリ１６は、種別Ａのデータブロックが記憶される第１領域１６ａと、種別Ｂのデータブロックが記憶される第２領域１６ｂとを有している。但し、種別の数に応じて３以上の記憶領域をもつ場合もあり得る。なお、本実施形態では、１つのＱＤＲメモリが種別に応じた複数の記憶領域（アドレス空間）を持つ例を示したが、種別毎の複数のＱＤＲメモリ（複数の記憶媒体）が用意され、各ＱＤＲＭメモリが記憶領域として用いられても良い。

データブロックは、第１領域１６ａ，第２領域１６ｂのそれぞれにおいて連続して記憶される。第１領域１６ａ，第２領域１６ｂのそれぞれにおける先頭のデータブロックの先頭位置が、ポインタ（開始アドレス）となり、先頭のデータブロックから最後尾のデータブロックの末尾までの長さがLength（データ長）となる。開始アドレスは「読み出し開始位置」の一例である。

書き込み開始アドレスは、第１領域１６ａ，第２領域１６ｂのそれぞれ対して次に書き込みを開始する位置を示し、既に書き込まれているデータブロックの末尾の次のアドレスである。受信量は、記憶領域に記憶されているデータ量であるので、書き込み開始アドレスから受信量分アドレスを遡れば、開始アドレス（ポインタ）を割り出すことができる。

ＲＣＶビットはＱＤＲメモリ１６における、対応する種別のデータの有無を示す。本実施形態ではＲＣＶビット“１”がデータ有り（情報あり）を示しＲＣＶビット“０”がデータなし（情報なし）を示す。

ＱＵＥ制御部１３４は、第１領域１６ａ及び第２領域１６ｂに対応する書き込み開始位置及び受信量を管理しており、各領域にデータブロックを記憶する場合に、データブロックの「情報の長さ」を用いて受信量を更新する。ＱＵＥ制御部１３４は、書き込み開始アドレス及び更新した受信量を管理表１５の該当種別の欄に書き込む。

図２を用いて、種別Ａのデータブロックの到着時における制御装置１３における動作を説明すると、おおよそ以下の通りとなる。データブロックは、受信ＦＩＦＯ１３２を経由してＱＵＥ制御部１３４により、第１領域１６ａへ書き込まれる（記憶される）（図２＜１＞）。

ＱＵＥ制御部１３４は、データブロック“種別”（種別Ａ），“書き込み開始アドレス”，“受信量”を管理表１５の該当箇所に記憶させる（図２＜２＞）。管理表１５の更新によって、種別ＡのＲＣＶフラグがＯＮ（０→１）になる場合には、制御装置１３は、Message Signaled Interrupt（ＭＳＩ）割り込みをＣＰＵ１４向けに発行する（図２＜３−１＞）。

ＣＰＵ１４は、割り込みが上がると、該当種別（種別Ａ）の書き込み開始アドレスと受信量とを読み出す（図２＜３−２＞，＜３−３＞）。ＣＰＵ１４は、書き込み開始アドレスと受信量とを用いて割り出した開始アドレス及びデータ長（length）を指定する。指定に従い、ＤＭＡが実行され、対応する種別ＡのデータブロックがＱＤＲメモリ１６から転
送ＦＩＦＯ１３６経由でＣＰＵ１４に供給される（図２＜４＞）。

図２には図示しないが、ＣＰＵ１４は、第１領域１６ａから読み出されたデータブロック中の切替情報を基に切替指示を生成して出力する。切替指示は、ＳＨＢ１５を介して宛先のＬＩＵ１１へ転送される。ＱＤＲメモリ１６に記憶された種別Ａのデータブロックの読み出しが完了すると、ＣＰＵ１４は、管理表１３５の種別Ａに対応するＲＣＶビットをオフ（１→０）にする（図２＜５＞）。

＜ＣＰＵの構成例＞
図６は、ＣＰＵ１４の構成例を示す図である。図６において、ＣＰＵ１４は、インタフェース（Ｉ／Ｆ）１４１と、ＤＭＡ制御部１４２と、フラグ制御部１４３と、割り込み受信部１４４と、ＣＰＵ制御部１４５と含む。

Ｉ／Ｆ１４１は、データの送受信処理を司る。Ｉ／Ｆ１４１はデータの授受に係る調停も行う。ＤＭＡ制御部１４２は、図１に示したＤＭＡ１７に相当する。このように、ＤＭＡコントローラは制御装置１３に含まれていても、ＣＰＵ１４に内蔵されても良い。

ＤＭＡ制御部１４２は、複数のＤＭＡチャネル（ＤＭＡ−ＣＨ）を有し、各ＤＭＡチャネルを用いて第１領域１６ａ，第２領域１６ｂに対する読み出しを個別に（並列に）実行することができる。また、ＤＭＡ制御部１４２は複数のＤＭＡチャネルを用いて第１領域１６ａ，第２領域１６ｂのそれぞれから読み出すデータのバースト長（一時に読み出すデータ長）を個別に設定することもできる。

フラグ制御部１４３は、Ｉ／Ｆ１４１を介して管理表１５の対応するＲＣＶビットをオフ（１→０）に設定することができる。割り込み受信部１４４は、割り込みパケット用のインタフェース（Ｉ／Ｆ）と、割り込み内容解析部１４７とを含み、割り込みの検出（検知）に使用される。割り込み内容は、ＣＰＵ制御部１４５に送られる。

ＣＰＵ制御部１４５は、ＣＰＵ１４の全体の制御を行う。すなわち、ＣＰＵ制御部１４５は、ＤＭＡ制御部１４２やフラグ制御部１４３の動作を制御する。また、切替情報を用いて切替指示を生成し、Ｉ／Ｆ１４１から出力させる処理をＣＰＵ制御部１４５は行う。

ＣＰＵ１４は、メモリ１９と接続されている。メモリ１９は主記憶装置と補助記憶装置とを含む。主記憶装置はＣＰＵ１４の作業領域、プログラムやデータの記憶領域などとして使用される。主記憶装置は、Random Access Memory（ＲＡＭ）、或いはＲＡＭとRead Only Memory（ＲＯＭ）との組み合わせで形成される。

補助記憶装置は、例えば、ハードディスクドライブ（ＨＤＤ），Solid State Drive（
ＳＳＤ），フラッシュメモリ，Electrically Erasable Programmable Read-Only Memory
（ＥＥＰＲＯＭ）などである。補助記憶装置は、ＣＰＵ１４で実行されるプログラムと、プログラムの実行に際して使用されるデータとを記憶する。メモリ１９は、「記憶部」，「記憶装置」，「記憶媒体」の一例である。ＣＰＵ１４は、メモリ１９に記憶されたプログラムを実行することによって、図６に示したＤＭＡ制御部１４２，フラグ制御部１４３，割り込み受信部１４４としての動作を行う。

＜動作例＞
次に、伝送装置１０の制御装置１３及びＣＰＵ１４の動作例について説明する。
＜＜第１動作例＞＞
図７は、第１動作例におけるＣＰＵ１４の処理例を示すフローチャートである。ここに、ＣＰＵ１４は、種別数に応じた個数、又はマルチコア構成を有し、第１領域１６ａ，第
２領域１６ｂのそれぞれについて、図７に示す処理を並列に実行可能である。以下の説明は、第１領域１６ａに関連づけられた図７の処理について説明する。

００１の処理では、ＣＰＵ１４は、割り込み通知（ＭＳＩ割り込み）が割り込み受信部１４４にて受信されたか否かを判定する。割り込み通知があると判定される場合には、処理が００２に進み、そうでない場合には処理が００１に戻る。

００２の処理では、ＣＰＵ１４は、割り込み内容解析部１４７において、受信した割り込みから、該当種別の“書き込み開始アドレス”と“受信量”とを確認する。すなわち、第１領域１６ａに貯まったデータの量を確認する。

００３の処理では、“書き込み開始アドレス”と“受信量”とを用いてポインタ（開始アドレス）及びデータ長（length：リード量）とを算出する。すなわち、ＣＰＵ１４が第１領域から１回の読み出しで読み出したいデータ量が算出される。

００４の処理では、ＣＰＵ１４は、高優先メモリ（第１領域１６ａ）のＲＣＶビットによる割り込みか否かを判定する。高優先メモリの割り込みであると判定される場合には処理が００５に進み、そうでなければ００６に処理が進む。

００５の処理では、ＣＰＵ１４は高優先メモリ（第１領域１６ａ）に対する１回のＤＭＡのバースト量を設定し、処理を００７に進める。このとき、ＣＰＵ１４は、１回のバースト量を低優先メモリ（第２領域１６ｂ）のバースト量よりも大きい値に設定する。バースト量は、１回のＤＭＡによって読み出されるデータ量を示す。

００６の処理では、ＣＰＵ１４は低優先メモリ（第２領域１６ｂ）に対する１回のＤＭＡのバースト量を設定、処理を００７に進める。このとき、ＣＰＵ１４は、１回のバースト量を高優先メモリ（第１領域１６ａ）のバースト量よりも小さい値に設定する。バースト量は、１回のＤＭＡによって読み出されるデータ量（読み出し量）を示す。

００７の処理では、ＣＰＵ１４は、ＤＭＡを実行する。すなわち、ＣＰＵ制御部１４５がＤＭＡ制御部１４２に対し、対応する記憶領域（第１領域１６ａ又は第２領域１６ｂ）からの読み出し要求を発行する。ＤＭＡ制御部１４２は、ＱＵＥ制御部１３４に第１領域１６ａからの１回のバースト量のデータの読み出しを指示し、ＤＭＡ転送ＦＩＦＯ１３６を介して受け取るデータブロック（切替情報）をＣＰＵ制御部１４５に供給する。

００８の処理では、ＣＰＵ１４は、ＣＰＵ処理、すなわちＣＰＵ制御部１４５による処理が実行される。この結果、第１パスに対する切替指示が発行され、宛先のＬＩＵ１１へ転送される。これによって、予備系への切替がなされる。

００９の処理では、ＣＰＵ１４は、データ長分のデータブロック（切替情報）読み出し済か否かを判定する。このとき、読み出し済と判定される場合には処理が０１０に進み、そうでない場合には処理が００７に進む。

０１０の処理では、ＣＰＵ１４は、フラグ制御部１４３を用いて、管理表１５の対応する種別（種別Ａ）のＲＣＶビットを“０”に設定する。これにより、ＱＤＲメモリ１６からの読み出しが停止される。また、ＣＰＵ１４は、第１領域１６ａの開始アドレス（ポインタ）を更新する。すなわち、１回のバースト量分だけ、開始アドレスを進める。その後、処理が００１に戻る。

なお、第１領域１６ａ（種別Ａ）に係る処理と第２領域１６ｂ（種別Ｂ）に係る処理と
が並列に行われる結果、読み出しタイミングが衝突する場合には、Ｉ／Ｆ１４１などを用いた調停が行われる。

図８は、第１動作例におけるＱＤＲメモリ１６の蓄積内容の例を示し、図９は、ＣＰＵ１４への出力を示す。図８には、種別Ａ（高優先）のデータブロックが１４個第１領域１６ａに記憶され、種別Ｂ（低優先）のデータブロックが２０個第２領域１６ｂに記憶されている場合が図示されている。説明を簡単にするため、１個のデータブロックのサイズは同じである。

この場合に、第１領域１６ａからの１回のバースト量がデータブロック６個分に設定されたとする。この場合、第１領域１６ａからデータブロックＡ−１〜Ａ−６が読み出され、ＣＰＵ１４へ転送される（図８（１），図９（１））。

種別Ｂ（低優先）については、ＣＰＵ１４におけるデータブロックＡ−１〜Ａ−６を用いた処理で、次のデータブロックＡ−７以降を読み出すことができない時間（データブロックＡ−１〜Ａ−６のＣＰＵ処理時間）内に転送可能な分が読み出し・転送される。そのようなバースト量の設定がなされる。すなわち、データブロックＢ−１及びＢ−２が第２領域１６ｂからＣＰＵ１４へ転送される（図８（２），図９（２））。

その後、第１領域１６ａからデータブロック６個分のデータ（データブロックＡ−７〜Ａ−１２）がＣＰＵ１４へ転送され（図８（３），図９（３））、続いてデータブロックＢ−３及びＢ−４が第２領域１６ｂから読み出される（図８（４），図９（４））。その後、残りの種別ＡのデータブロックＡ−１３及びＡ−１４が第１領域１６ａから読み出される（図８（５），図９（５））。

このように、第１領域１６ａにデータブロックがなくなった後は、第２領域１６ｂからバースト量分のデータブロックが隙間のないように（ＣＰＵ処理時間を挟んで）読み出される（図８（６），（７），（８）、図９（６），（７），（８））。

このようにして、第１領域１６ａに記憶されたデータブロック（第１情報の一例）が第２領域１６ｂに記録されたデータブロック（第２情報の一例）よりも優先して読み出され、各データブロックに基づく処理が優先的に実行される。

＜＜第２動作例＞＞
図１０は、第２動作例におけるＣＰＵ１４の処理例を示すフローチャートである。ＣＰＵ１４は、第１動作例と同様に、種別数に応じた個数、又はマルチコア構成を有し、第１領域１６ａ，第２領域１６ｂのそれぞれについて、図１０に示す処理を並列に実行可能である。以下の説明は、第１領域１６ａに関連づけられた図１０の処理について説明する。

１０１〜１０６の処理は、図７に示した００１〜００６の処理と同じであるので説明を省略する。１０７の処理において、ＣＰＵ１４は、高優先データ（第１領域１６ａから読み出されるデータブロック）のＣＰＵ１４への転送中でないか否かを判定する。転送中であれば、転送が完了するまで、１０７の処理を繰り返す状態となる。転送が完了し、伝送中でないと判定される場合、処理が１０８に進む。

１０８，１１０，１１２の処理は、図７に示した第１動作例における００７，００９，０１０の処理と同じであるので説明を省略する。第１動作例との差異は、ＣＰＵ制御部１４５によるデータブロックを用いた処理の実行と、第１領域１６ａからの読み出しとが並列に行われることである。第２動作例では、１０７において、種別Ａが読み出し中であれば、種別Ｂの転送はなされないため、種別Ｂを読み出す機会を設けることなく、連続して
種別Ａのデータブロックを第１領域１６ａから読み出すことができる。

図１１は、第２動作例におけるＱＤＲメモリ１６の蓄積内容の例を示し、図１２は、ＣＰＵ１４への出力を示す。図１２には、種別Ａ（高優先）のデータブロックが１４個第１領域１６ａに記憶され、種別Ｂ（低優先）のデータブロックが２０個第２領域１６ｂに記憶されている場合が図示されている。説明を簡単にするため、１個のデータブロックのサイズは同じである。

この場合に、第１領域１６ａからの１回のバースト量がデータブロック６個分に設定されたとする。この場合、第１領域１６ａからデータブロックＡ−１〜Ａ−６が読み出され、ＣＰＵ１４へ転送される（図１１（１），図１２（１））。

種別Ｂ（低優先）の読み出しは、種別Ａ（高優先）の読み出しが完了するまで停止される（図１０，１０７）。このため、データブロックＡ−１〜Ａ−６の読み出しに続いて、次のバースト（データブロックＡ−７〜Ａ−１２）の読み出しが行われる（図１１（２），図１２（２））。その後、残りのデータブロックＡ−１３及びＡ−１４が種別Ｂに優先して読み出される（図１１（３），図１２（３））。

種別Ａのデータブロックの全ての転送が完了し、第１領域１６ａが空になると、第１領域１６ａに対応するＲＣＶビットがオフとなるので、第１領域１６ａからの読み出しは停止される。転送完了を契機に、第２領域１６ｂからのデータブロックの読み出しが開始される（図１１（４），図１２（４）以降）。

第２動作例においても、第１パスに係る種別Ａのデータブロックの読み出しが種別Ｂより優先して行われ、データブロック（切替情報）を用いた処理が種別Ｂより優先して実行される。

＜実施形態の効果＞
実施形態によれば、冗長化された第１パスに係る情報（第１情報）の読み出し及び切替に係る処理が第２パスに係る情報（第２情報）の読み出し及び処理に優先して実行される。このため、ＣＰＵ１４における切替情報を用いた処理及び切替指示の出力タイミングを早めることができ、予備系への切替時間を許容範囲内とすることが可能となる。

また、第１動作例に関して説明したように、第１情報のバースト量を第２情報のバースト量より多くすることで、第１情報の読み出し及び処理を優先させることができる。また、第１動作例で説明したように、第１領域１６ａから読み出された第１情報の処理の間に第２領域１６ｂからの第２情報の読み出しを行うことで、隙間のない第１情報の読み出しが可能となる。

また、第２動作例に関して説明したように、第１領域１６ａに記憶された第１情報の全ての読み出しが終了するまで第２領域１６ｂからの読み出しを停止することによって、第１情報の読み出し及び処理を優先させることができる。なお、実施形態では優先順位が２段階の場合について説明したが、３段階以上であっても良い。実施形態で説明した構成は、適宜組み合わせることができる。

１０・・・伝送装置
１１・・・ＬＩＵ
１３・・・制御装置
１４・・・ＣＰＵ
１６・・・ＱＤＲメモリ
１３４・・・ＱＵＥ制御部
１３５・・・管理表
１４２・・・ＤＭＡ制御部
１４４・・・割り込み受信部
１４５・・・ＣＰＵ制御部

Claims (7)

1. 伝送路の切替を制御する伝送路切替制御装置において、
   複数の伝送路のうち冗長化された第１伝送路の切替に係る第１情報を記憶する第１領域と、前記第１伝送路以外の第２伝送路に係る第２情報を記憶する第２領域とを有する記憶部と、
   前記第１領域からの前記第１情報の読み出し及び処理を前記第２領域からの前記第２情報の読み出し及び処理より優先して行う処理部と
   を含むことを特徴とする伝送路切替制御装置。
2. 前記処理部は、前記第２領域からの一回の読み出し量より多い一回の読み出し量で前記第１領域からの読み出しを行う
   請求項１に記載の伝送路切替制御装置。
3. 前記処理部は、前記第１領域から読み出された前記第１情報の処理の間に前記第２領域からの前記第２情報の読み出しを行う
   請求項１又は２に記載の伝送路切替制御装置。
4. 前記処理部は、前記第１領域に記憶された第１情報の全ての読み出しが終了するまで前記第２領域からの読み出しを停止する
   請求項１又は２に記載の伝送路切替制御装置。
5. 前記第１領域及び前記第２領域のそれぞれについて、情報の書き込み開始位置と、対応する領域に記憶された情報量と、対応する領域に記憶された情報の有無を示すフラグとを記憶する管理表と、
   障害が検出された第１伝送路の第１情報を前記第１領域に書き込み、前記第１領域に係る書き込み開始位置及び情報量を更新するとともに前記第１領域に係る前記フラグを情報ありに設定する処理と、障害が検出された第２伝送路の第２情報を前記第２領域に書き込み、前記第２領域に係る書き込み開始位置及び情報量を更新するとともに前記第２領域に係る前記フラグを情報ありに設定する処理とを行う書き込み部とをさらに含み、
   前記処理部は、前記フラグの情報有りの設定により発生する割り込みを検出し、前記フラグに対応する領域の書き込み開始位置及び情報量から対応する領域の読み出し開始位置を割り出し、前記読み出し開始位置からの読み出しを行う
   請求項１から４のいずれか１項に記載の伝送路切替制御装置。
6. 複数の伝送路のうち冗長化された第１伝送路の切替に係る第１情報を第１領域に記憶し、
   前記第１伝送路以外の第２伝送路に係る第２情報を第２領域に記憶し、
   前記第１情報を用いた前記切替に係る処理と前記第２情報を用いた処理とを行う処理部において、前記第１領域からの前記第１情報の読み出し及び前記切替に係る処理を前記第２領域からの前記第２情報の読み出し及び処理より優先して行う
   ことを含む伝送路切替制御方法。
7. 信号を伝送する複数の伝送路を収容する収容部と、
   複数の伝送路のうち冗長化された第１伝送路の切替に係る第１情報を記憶する第１領域と、前記第１伝送路以外の第２伝送路に係る第２情報を記憶する第２領域とを有する記憶部と、
   前記第１領域からの前記第１情報の読み出し及び処理を前記第２領域からの前記第２情報の読み出し及び処理より優先して行う処理部と
   を含む伝送装置。

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