JP2000242523A - マイクロプロセッサおよびデバッグ装置 - Google Patents

Abstract

(57)【要約】 【課題】 デバッグ情報を入出力するデバッグ制御回路
が内蔵されたマイクロプロセッサにおいて、デバッグ専
用端子を増やさずに外部のデバッグ装置との間でより多
くのデバッグ情報を効率良く送受信できるようする。 【解決手段】マイクロプロセッサと外部デバイスとの間
での情報交換が行われる通常のバスアクセスタイミング
を避けたタイミングで、外部バスの内部接続をマイクロ
プロセッサの内部バスからデバッグ制御回路に切り替
る。これにより、マイクロプロセッサと外部デバイスと
の間での情報の交換と、マイクロプロセッサとデバッグ
装置とのデバッグ情報の送受信とを同一バスを共有して
行うことができる。この結果、デバッグ専用端子を増設
することなく、多くのデバッグ情報をマイクロプロセッ
サとデバッグ装置との間で送受信できるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの内部バスからデバッグ情報を収集するデバッグ制御
回路が内蔵されたマイクロプロセッサとデバッグ装置に
関する。

【０００２】

【従来の技術】図７に、マイクロプロセッサのデバッグ
環境の構成の一例を示す。同図に示されるデバッグ装置
１０２はデバッグ作業を指示するホストコンピュータ１
０３とデバッグ対象のターゲットシステム１１５とを接
続するためのインターフェース装置となる。ターゲット
システム１１５にはデバッグ対象となるマイクロプロセ
ッサ１０１が設けられている。

【０００３】近年、集積回路の高密度実装技術の進歩に
よりシステムを構成する機能の多くが単一のチップ上に
搭載されることにより、システム動作の多くがマイクロ
プロセッサ１０１内部で完結している。したがって、タ
ーゲットシステム１１５のデバッグを行うためには、マ
イクロプッロセッサ１０１の内部バスにデバッグ情報の
入出力を行うデバッグ制御回路を接続するとともに、こ
のデバッグ制御回路と外部のデバッグ装置１０２とを接
続するためのデバッグ専用端子が必要になる。

【０００４】デバッグ装置１０２は、上記デバッグ専用
端子を通じてマイクロプロセッサ１０１の内部のデバッ
グ制御回路と接続され、このデバッグ制御回路との間で
デバッグ情報の送受信を行う。

【０００５】

【発明が解決しようとする課題】ところで、デバッグ作
業の効率を向上させるべく、外部のデバッグ装置１０２
とマイクロプロセッサ１０１内部のデバッグ制御回路と
の間で多くのデバッグ情報を送受信しようとすると、そ
れ相応の数のデバッグ専用端子が必要となる。しかし、
デバッグ専用端子を多数設けることはマイクロプロセッ
サ１０１全体の端子数を増加させ、マイクロプロセッサ
１０１のコスト上昇を招く。

【０００６】本発明はこのような課題を解決するための
もので、デバッグ専用端子を増やすことなく、外部のデ
バッグ装置との間でより多くのデバッグ情報を効率良く
送受信することを可能としたマイクロプロセッサの提供
を目的とする。

【０００７】また、本発明は、マイクロプロセッサのデ
バッグ専用端子を増やすことなく、マイクロプロセッサ
との間でより多くのデバッグ情報を効率良く送受信する
ことを可能としたデバッグ装置の提供を目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明は、ＣＰＵコアが接続される内部
バスを介してデバッグ情報を入出力するデバッグ制御回
路が内蔵されたマイクロプロセッサにおいて、外部バス
と前記内部バスを接続し通常のバスアクセスのタイミン
グでデータ送受信を行う経路と、前記外部バスと前記デ
バッグ制御回路とを接続しデバッグ情報のバスアクセス
のタイミングでデバッグ情報の送受信を行う経路とを切
り替える外部バス制御手段を具備し、前記外部バスに接
続された外部デバッグ装置からの制御信号に基づき、前
記外部バス制御手段における経路を前記外部バスと前記
デバッグ制御回路との接続に切り替え、前記デバッグ情
報のバスアクセスのタイミングでデバッグ情報の送受信
を行うことを特徴とする。

【０００９】請求項２の発明は、ＣＰＵコアが接続され
る内部バスを介してデバッグ情報を入出力するデバッグ
制御回路が内蔵され、かつ外部バスとの接続を前記内部
バスと前記デバッグ制御回路との間で切り替える切替手
段と、前記外部バスに接続された外部デバイスとの情報
交換を行うためのバスアクセス期間を避けて前記外部バ
スと前記デバッグ制御回路とを接続するよう前記切替手
段を制御する手段とを有するマイクロプロセッサと、ホ
ストコンピュータとの間でデバッグ情報を入出力するデ
バッグ装置であって、前記外部デバイスと前記マイクロ
プロセッサとの情報交換を行うためのバスアクセス期間
を避けて前記外部バスに対してデバッグ情報を入出力す
る手段を有することを特徴とする。

【００１０】以上、請求項１および請求項２の発明で
は、マイクロプロセッサとデバッグ装置とのデバッグ情
報の送受信にバスを使用できることによって、デバッグ
専用端子を増設することなく、多くのデバッグ情報をマ
イクロプロセッサとデバッグ装置との間で送受信できる
ようになる。

【００１１】また、請求項３の発明は、ＣＰＵコアが接
続される内部バスを介してデバッグ情報を入出力するデ
バッグ制御回路が内蔵されたマイクロプロセッサにおい
て、外部デバイスとの接続用の入出力端子と、前記入出
力端子と前記デバッグ制御回路とを接続してデバッグ情
報の送受信を行う経路と、前記入出力端子と前記外部デ
バイスに対応する内部ラインとを接続して前記外部デバ
イスとの送受信を経路とを切り替える切替手段と、外部
デバッグ装置からの指示に応じて前記入出力端子と前記
デバッグ制御回路とを接続するように前記切替手段を制
御する制御手段とを具備することを特徴とする。

【００１２】請求項４の発明は、ＣＰＵコアが接続され
る内部バスを介してデバッグ情報を入出力するデバッグ
制御回路が内蔵され、かつ外部デバイスとの接続用の入
出力端子と、前記入出力端子との接続を前記デバッグ制
御回路と前記外部デバイスに対応する内部ラインとの間
で切り替える切替手段と、外部デバッグ装置からの指示
に基づいて前記入出力端子と前記デバッグ制御回路とを
接続するように前記切替手段を制御する制御手段とを有
するマイクロプロセッサと、ホストコンピュータとの間
でデバッグ情報を入出力するデバッグ装置であって、前
記入出力端子と前記デバッグ制御回路との接続指示を前
記制御手段に与える手段と、前記入出力端子を通じてデ
バッグ情報を前記デバッグ制御回路に入出力する手段と
を具備することを特徴とする。

【００１３】以上、請求項３および請求項４の発明で
は、外部デバイスとの信号接続用の複数の入出力端子の
うち、目的とするシステムを構成する上では不必要な入
出力端子や、最終的には使用されるものであってもデバ
ッグ時には使用されない入出力端子を、デバッグ装置と
マイクロプロセッサとの間でデバッグ情報を送受信する
ため端子として用いることで、デバッグ専用端子２を増
設することなく、多くのデバッグ情報をマイクロプロセ
ッサとデバッグ装置との間で送受信できるようになる。

【００１４】さらに、請求項５の発明は、ＣＰＵコアが
接続される内部バスからデバッグ情報を収集する収集手
段と、前記収集された前記デバッグ情報を複数に分割
し、その分割された個々のデバッグ情報に順序情報をそ
れぞれ付加する順序情報付加手段と、外部に接続された
デバッグ装置との間で前記デバッグ情報を少なくとも２
つに分けて入出力可能な少なくとも２つの入出力経路
と、前記順序情報付加手段によって前記順序情報が付加
された前記分割された個々のデバッグ情報を前記少なく
とも２つの入出力経路に分配して前記デバッグ装置に送
出する手段とを具備することを特徴とする。

【００１５】また、請求項６の発明は、ＣＰＵコアが接
続される内部バスからデバッグ情報を収集する収集手段
と、前記収集された前記デバッグ情報を複数に分割し、
その分割された個々のデバッグ情報に順序情報をそれぞ
れ付加する順序情報付加手段と、外部に接続されたデバ
ッグ装置との間で前記デバッグ情報を少なくとも２つに
分けて入出力可能な少なくとも２つの入出力経路と、前
記順序情報が付加された前記分割された個々のデバッグ
情報を前記少なくとも２つの入出力経路に分配して前記
デバッグ装置に送出する手段とを有するマイクロプロセ
ッサと、ホストコンピュータとの間でデバッグ情報を入
出力するデバッグ装置であって、前記マイクロプロセッ
サより前記少なくとも２つの入出力経路を通じて入力さ
れた前記分割された個々のデバッグ情報に付加された前
記順序情報に基づいて、前記入力された各デバッグ情報
の順序を再生する手段を有することを特徴とする。

【００１６】以上、請求項５および請求項６の発明で
は、速度の異なる複数の入出力経路を併用してマイクロ
プロセッサからデバッグ装置に、前記分割されたデバッ
グ情報を並行して送出する場合に、デバッグ装置で、前
記分割されたデバッグ情報の順序を正しく再生すること
が可能になる。

【００１７】また、請求項７の発明は、ＣＰＵコアが接
続される内部バスからデバッグ情報を収集する収集手段
と、前記収集手段により収集されたデバッグ情報を分割
し、その分割された個々のデバッグ情報に優先度情報を
付加する優先度情報付加手段と、前記優先度情報が付加
された前記分割されたデバッグ情報を保持するバッファ
と、前記バッファに保持された前記分割されたデバッグ
情報を外部に接続されたデバッグ装置に送出する送出手
段と、前記バッファのオーバフローが発生したとき、前
記優先度情報付加手段によって前記分割されたデバッグ
情報に付加された優先度情報を基に前記バッファから優
先度の低い前記分割されたデバッグ情報を削除する手段
とを有することを特徴とする。

【００１８】本発明によれば、バッファのオーバーフロ
ーにより、重要なデバッグ情報が失われることを防止す
ることができる。

【００１９】そして請求項８の発明は、ＣＰＵコアが接
続される内部バスからデバッグ情報を収集する収集手段
と、前記収集されたデバッグ情報を分割し、その分割さ
れた個々のデバッグ情報に緊急度情報をそれぞれ付加す
る緊急度情報付加手段と、外部に接続されたデバッグ装
置との間で前記デバッグ情報を少なくとも２つに分けて
入出力可能な速度の異なる少なくとも２つの入出力経路
と、前記分割されたデバッグ情報に付加された前記緊急
度情報に基づいて、該分割されたデバッグ情報の前記デ
バッグ装置への送出に用いる入出力経路を選択する手段
とを具備することを特徴とする。

【００２０】本発明によれば、マイクロプロセッサとデ
バッグ装置との間で、緊急性の高いデバッグ情報を低い
デバッグ情報よりも高速に送受信することができ、デバ
ッグ作業の効率改善を図ることができる。

【００２１】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について詳細に説明する。

【００２２】図１に、本発明の第１の実施形態であるマ
イクロプロセッサとデバッグ装置の構成を示す。

【００２３】同図に示すように、マイクロプロセッサ１
は、内部バスＳｂと、マイクロプロセッサ１の中核とな
るＣＰＵコア４と、内部デバイス５と、外部バスＳｃと
の接続を内部バスＳｂと後述するデバッグ制御回路３と
の間で切り替える機能を有する外部バスコントローラ１
０とを有する。

【００２４】マイクロプロセッサ１内のデバッグ制御回
路３は、内部バスＳｂに対してデバッグ情報を入出力す
るデバッグコントローラ６と、外部のデバッグ装置２と
の間においてのデバッグ情報の入出力を制御するデバッ
グ情報入出力制御部８と、前記デバッグコントローラ６
と前記デバッグ情報入出力制御部８との間でデバッグ情
報を一時的に保持するデバッグ情報バッファ７とで構成
される。ここで、デバッグ情報入出力制御部８は、デバ
ッグ専用端子１２を通じて外部のデバッグ装置２と接続
されている。また、デバッグ装置２は、前記マイクロプ
ロセッサ１の前記デバッグ専用端子１２および外部バス
Ｓｃを通じて前記マイクロプロセッサ１と接続され、ま
た、ホストインタフェースＳｄを通じてデバッグ作業を
実行する図示しないホストコンピュータと接続されてい
る。

【００２５】次に、このマイクロプロセッサとデバッグ
装置の動作について説明する。

【００２６】図２にマイクロプロセッサ１が外部のメモ
リ（図７参照）に対して１ワードの読み出しに続けて１
ワードの書き込みを行う際のアドレスＳｆおよびデータ
Ｓｈへのアクセスのタイミングを示す。このバスアクセ
スのタイミングは当該バスを用いた情報交換に関与する
すべてのデバイス（デバッグ装置２を含む。）において
実行される。以下、このバスアクセスのタイミングを通
常バスアクセスのタイミングと呼ぶ。この通常バスアク
セスのタイミング以外のタイミンクでバスに送出された
情報は、当然ながら各デバイス（デバッグ装置２を除く
デバイス）において有効な情報として認識されない。そ
こで、図３に示すように、通常バスアクセスのタイミン
グを避けたデバイス情報のバスタイミンクを使ってデバ
ッグ装置２とマイクロプロセッサ１との間でデバッグ情
報を送受信することが可能である。

【００２７】次に、かかる通常バスアクセスのタイミン
グ以外のタイミンクを用いたデバッグ装置２とマイクロ
プロセッサ１との間でのデバッグ情報の送受信の動作を
説明する。

【００２８】マイクロプロセッサ１内のデバッグ情報入
出力制御部８は外部バスコントローラ１０にデバッグ情
報の入出力を指示する。外部バスコントローラ１０はこ
の指示を受けると、外部バスＳｃとの内部接続先を、決
められたタイミングで内部バスＳｂとデバッグ制御回路
３との間で切り替る。すなわち、外部バスコントローラ
１０は、上述した図２の通常バスアクセスのタイミング
では外部バスＳｃと内部バスＳｂとを接続し、図３の通
常バスアクセスのタイミング以外のタイミングでは外部
バスＳｃとデバッグ情報入出力制御部８の経路とを接続
する。

【００２９】デバッグ装置２からマイクロプロセッサ１
へのデバッグ情報の送信時、デバッグ装置２は制御情報
をデバッグ専用端子１２経由で、デバッグ情報入出力制
御部８に送出されるとともに、通常バスアクセスのタイ
ミング以外のタイミングで外部バスＳｃにデバッグ情報
を送出する。

【００３０】外部バスコントローラ１０はデバッグ装置
２からの制御情報に基づき、通常バスアクセスのタイミ
ング以外のタイミングで外部バスＳｃから取り出した信
号をデバッグ情報としてデバッグ制御回路３に導く。デ
バッグ制御回路側へ導かれたデバッグ情報はデバッグ情
報入出力制御部８を通じてデバッグ情報バッファ７に転
送され、ここでデバッグコントローラ６によって取り込
まれるまで保持された後、デバッグコントローラ６によ
って内部バスＳｂに送出され、そしてＣＰＵコア４また
は内部デバイス５へと供給される。

【００３１】一方、ＣＰＵコア４または内部デバイス５
から出力されたデバッグ情報は内部バスＳｂからデバッ
グコントローラ６に取り込まれる。そして、デバッグコ
ントローラ６の制御により、前記デバッグ情報はデバッ
グ情報バッファ７に転送され、ここでデバッグ情報入出
力制御部８によって取り込まれるまで保持された後、デ
バッグ情報入出力制御部８の制御により、外部バスコン
トローラ１０に転送される。外部バスコントローラ１０
は、通常バスアクセスのタイミング以外のタイミングで
外部バスＳｃにデバッグ情報を送出する。

【００３２】外部バスＳｃに送出されたデバッグ情報は
通常バスアクセスのタイミング以外のタイミングでデバ
ッグ装置２によって取り込まれる。

【００３３】このように本実施形態では、マイクロプロ
セッサ１と外部デバイス（デバッグ装置２を除く）との
間での情報交換と、マイクロプロセッサ１とデバッグ装
置２とのデバッグ情報の送受信とを同一バス（内部バス
Ｓｂと外部バスＳｃ）を共有して行うことができる。す
なわち、マイクロプロセッサ１とデバッグ装置２とのデ
バッグ情報の送受信に通常使用しているバスを使用する
ため、デバッグ専用端子１２を増設することなく、多く
のデバッグ情報をマイクロプロセッサ１とデバッグ装置
２との間で送受信できるようになる。

【００３４】次に、本発明の他の実施形態を説明する。

【００３５】図４に第２の実施形態であるマイクロプロ
セッサ２１とデバッグ装置２２の構成を示す。

【００３６】同図に示すように、このマイクロプロセッ
サ２１は、内部バスＳｂと、マイクロプロセッサ２１の
中核となるＣＰＵコア２４と、内部デバイス２５と、外
部バスＳｃと内部バスＳｂとの接続を制御する外部バス
コントローラ３０と、デバッグ制御回路２３とを有す
る。

【００３７】デバッグ制御回路２３は、内部バスＳｂに
対してデバッグ情報を入出力するデバッグコントローラ
２６と、デバッグ装置２との間においてのデバッグ情報
の入出力を制御するデバッグ情報入出力制御部２８と、
前記デバッグコントローラ２６と前記デバッグ情報入出
力制御部２８との間でデバッグ情報を一時的に保持する
デバッグ情報バッファ２７とで構成される。

【００３８】ここで、デバッグ情報入出力制御部２８
は、デバッグ専用端子３２を通じて外部のデバッグ装置
２２と接続されている。また、マイクロプロセッサ２１
は、外部デバイスとの信号接続用の複数の入出力端子３
３と、これら入出力端子３３のの内部接続先をデバッグ
制御回路２３に切り替えるマルチプレクサ２９とを備え
て構成される。

【００３９】多くの機能が集積されたマイクロプロセッ
サでは、目的とするシステムを構成する上では不必要な
入出力端子や、最終的には使用されるものであってもデ
バッグ時には使用されない入出力端子がある。本実施形
態では、このような入出力端子３３（以下、これらを無
効端子と呼ぶ。）を有効利用して、外部のデバッグ装置
２２とマイクロプロセッサ２１内のデバッグ制御回路２
３との間でデバッグ情報を送受信することを特徴とす
る。

【００４０】デバッグ装置２２は、前記マイクロプロセ
ッサ２１の前記デバッグ専用端子３２と接続されるとと
もに、外部デバイスとの信号接続用の複数の入出力端子
のうちの前記無効端子３３に外部デバイスの一つとして
接続され、この無効端子３３に対してデバイス情報を入
出力する機能を有する。また、デバッグ装置２２はデバ
ッグ専用端子３２を介して制御情報をデバッグ情報入出
力制御部２８に通知する機能を有する。そしてデバッグ
装置２２は、ホストインタフェースＳｄを通じて、デバ
ッグ作業を実行する図示しないホストコンピュータと接
続されている。

【００４１】デバッグ情報入出力制御部２８は、このデ
バッグ装置２２より無効端子３３を使用することを通知
されると、デバッグ装置２２とマイクロプロセッサ２１
内のデバッグ制御回路２３との間でデバッグ情報を送受
信するために無効端子３３を使用するようにマルチプレ
クサ２９を制御する機能を持つ。

【００４２】次に、本実施形態のマイクロプロセッサと
デバッグ装置の動作について説明する。

【００４３】まず、デバッグ装置２２からデバッグ情報
入出力制御部２８に対して、デバッグ装置２２とマイク
ロプロセッサ２１内のデバッグ制御回路２３との間でデ
バッグ情報を送受信するために無効端子３３を使用する
旨が通知される。デバッグ情報入出力制御部２８はこの
通知を受けて該当する無効端子３３の内部接続先をデバ
ッグ制御回路２３に切り替えるようマルチプレクサ２９
を切り替え制御する。

【００４４】これにより、デバッグ装置２２からマイク
ロプロセッサ２１の無効端子３３に入力されたデバッグ
情報はマルチプレクサ２９、デバッグ情報入出力制御部
２８を通じてデバッグ情報バッファ２７に転送され、こ
こにデバッグコントローラ２６によって取り込まれるま
で保持された後、デバッグコントローラ２６によって内
部バスＳｂに送出され、そしてＣＰＵコア２４または内
部デバイス２５へと供給される。

【００４５】一方、ＣＰＵコア２４または内部デバイス
２５から出力されたデバッグ情報は内部バスＳｂからデ
バッグコントローラ２６に取り込まれる。そしてデバッ
グコントローラ２６の制御により、前記デバッグ情報は
デバッグ情報バッファ２７に転送され、ここでデバッグ
情報入出力制御部２８によって取り込まれるまで保持さ
れた後、デバッグ情報入出力制御部２８の制御によりマ
ルチプレクサ２９、入出力端子（無効端子）３３を通じ
てデバッグ装置２２に転送される。

【００４６】このように本実施形態では、外部デバイス
との信号接続用の複数の入出力端子３３のうち、目的と
するシステムを構成する上では不必要な入出力端子や、
最終的には使用されるものであってもデバッグ時には使
用されない入出力端子を、デバッグ装置２２とマイクロ
プロセッサ２１内のデバッグ制御回路２３との間でデバ
ッグ情報を送受信するため端子として用いたことで、デ
バッグ専用端子３２を増設することなく、多くのデバッ
グ情報をマイクロプロセッサ２１とデバッグ装置２２と
の間で送受信できるようになる。

【００４７】以上、バスの有効アクセスタイミング以外
のタイミングをデバッグ情報の送受信に利用する第１の
実施形態と、目的とするシステムを構成する上では不必
要な入出力端子や最終的には使用されるものであっても
デバッグ時には使用されない入出力端子をデバッグ情報
の送受信に利用する第２の実施形態について別々に説明
したが、これらのデバッグ情報の入出力方式は、図５に
示すように、組み合わせて利用することができる。すな
わち、外部バスＳｃと入出力端子５３とを同時に使用し
てマイクロプロセッサ４１とデバッグ装置４２との間で
のデバッグ情報の送受信を行うことも可能である。ま
た、バスＳｃ、入出力端子５３の他にデバッグ専用端子
５２もデバッグ情報の送受信に同時に利用するようにし
てもよい。さらに、バスＳｃとデバッグ専用端子５２だ
けの同時利用と、入出力端子５３とデバッグ専用端子５
２だけの同時利用も考えられる。

【００４８】このようにデータ転送速度の異なる複数の
種類のデバッグ情報入出力経路を同時に使用するように
した場合、各経路間でデバッグ情報の到着時間にずれが
生じる。そこで、デバッグ情報の双方向の送受信におい
て、送る側はデバッグ情報を小パケット群に分割し、分
割された各小パケットに順序情報をそれぞれ付加して、
これら順序情報の付加された小パケットを前記複数の種
類のデバッグ情報入出力経路を通じて転送するようにす
る。一方、小パケットを受け取る側は、受け取った小パ
ケットに付加された順序情報に基づいて各小パケットの
順序を再生する。たとえば、マイクロプロセッサ４１内
での小パケットの順序再生は、デバッグ情報入出力制御
部４８が、受け取った小パケットから順序情報を抽出
し、抽出された順序情報に基づいて、デバッグ情報バッ
ファ４７を順序再生のための作業領域として用いること
によって行われる。

【００４９】また、マイクロプロセッサ４１からデバッ
グ装置４２へのデバッグ情報の転送は、デバッグ情報入
出力制御部４８がデバッグ情報バッファ４７から取り込
んだデバッグ情報を小パケット群に分割し、分割された
各小パケットに順序情報をそれぞれ付加して、これら順
序情報の付加された小パケットを前記複数の種類のデバ
ッグ情報入出力経路を通じてデバッグ装置４２に転送す
る。小パケットを受け取ったデバッグ装置４２は、受け
取った小パケットに付加された順序情報に基づいて各小
パケットの順序を再生する。

【００５０】このようにすることで、データ転送速度の
異なる複数の種類のデバッグ情報入出力経路を同時に使
用してマイクロプロセッサ４１とデバッグ装置４２との
間でデバッグ情報の送受信を行う場合でも、分割された
小パケットを正しい順序で転送することができる。

【００５１】次に、優先度、緊急度及び順序が付加され
たデバッグ情報をマイクロプロセッサとデバッグ装置と
の間で送受信する方式について説明する。

【００５２】図６に、本例におけるデバッグ情報バッフ
ァに保持されたデバッグ情報の構成を示す。同図に示す
ように、デバッグ情報は小パケットＤ１の単位でデバッ
グ情報バッファに保持されている。個々のデバッグ情報
の小パケットＤ１には優先度Ｄ２、緊急度Ｄ３及び順序
Ｄ４の各情報が付加されている。これらの付加情報Ｄ
１、Ｄ２、Ｄ３は、デバッグコントローラによりマイク
ロプロセッサの内部バスより収集されたデバッグ情報に
対して生成される。

【００５３】ここで優先度情報Ｄ２は、デバッグ情報の
重要度に応じて決められる情報である。緊急度情報Ｄ３
は、迅速に知らせる必要度に応じて決められる情報であ
る。順序情報Ｄ４は前述した実施形態の順序情報と同じ
機能を有するものである。これらの付加情報のうち順序
情報Ｄ４に基づく処理については既に前の実施形態で説
明した通りであるから説明を省略し、ここでは特に優先
度情報Ｄ２と緊急度情報Ｄ３に基づく処理について詳細
を述べる。

【００５４】デバッグ情報の優先度は、たとえばデバッ
グ作業者がマイクロプロセッサのどの動作に着目してデ
バッグを行うかによって、デバッグ情報の種類毎に決め
ることができる。そこで、デバッグコントローラにおい
て、内部バスより収集されたデバッグ情報の種類を識別
し、識別された種類に応じた優先度の情報Ｄ２をデバッ
グ情報（小パケットＤ１）に付加し、こうして優先度情
報Ｄ２等が付加されたデバッグ情報をデバッグ情報バッ
ファに書き込むようにする。また、この際、デバッグコ
ントローラはデバッグ情報バッファの空き領域を調べ、
デバッグ情報バッファに必要な空き領域があるならばそ
の空き領域にデバッグ情報を書き込み、必要な空き領域
が無い場合は次の処理を行う。

【００５５】デバッグコントローラは、デバッグ情報バ
ッファに既に書き込まれているデバッグ情報の優先度情
報Ｄ２を調べ、これから書き込もうとしているデバッグ
情報の優先度情報Ｄ２と比較する。デバッグ情報バッフ
ァに既に書き込まれているデバッグ情報のなかに、これ
から書き込もうとしているデバッグ情報の優先度情報Ｄ
２よりも優先度が低いものを探し出し、それら優先度の
低いデバッグ情報を所定量を上限にデバッグ情報バッフ
ァから削除する。このようしてデバッグ情報バッファに
空き領域を確保し、確保された空き領域に新たなデバッ
グ情報を書き込む。

【００５６】このようにすることで、デバッグ情報バッ
ファのオーバーフローにより、重要なデバッグ情報が失
われることを防止することができる。

【００５７】以上の優先度に応じたデバッグ情報の処理
と並行して、デバッグコントローラは、内部バスより収
集されたデバッグ情報から、迅速にホストコンピュータ
に知らせる必要のあるデバッグ情報を識別する。そして
このデバッグ情報にこれが緊急度の高い情報であること
を示す緊急度情報Ｄ３を付加してデバッグ情報バッファ
に書き込む。その他のデバッグ情報に対してはこれが緊
急度の低い情報であることを示す緊急度情報Ｄ３を付加
してデバッグ情報バッファに書き込む。

【００５８】以降、図５に示したように、バスＳｃと入
出力端子５３とを同時に使用してマイクロプロセッサ４
１とデバッグ装置４２との間でのデバッグ情報の送受信
を行うことの可能なデバッグ環境を前提に説明を進め
る。このデバッグ環境には、データ転送速度の異なる複
数のデバッグ情報入出力経路が存在する。

【００５９】デバッグ入出力制御部４８は、デバッグ情
報バッファ４７から取り込んだデバッグ情報に付加され
た緊急度情報Ｄ３を読み込み、当該デバッグ情報が緊急
を要する情報であるなら、このデバッグ情報をデータ転
送速度の高いバスＳｃによるデバッグ情報入出力経路を
使用してデバッグ装置４２へ転送するように制御する。
一方、当該デバッグ情報が緊急を要さないものであるな
ら、このデバッグ情報をデータ転送速度の低い入出力端
子５３によるデバッグ情報入出力経路を使用してデバッ
グ装置４２へ転送するように制御する。

【００６０】このようにすることで、緊急性の高いデバ
ッグ情報を低いデバッグ情報よりも高速に送受信するこ
とができ、デバッグ作業の効率改善を図ることができ
る。さらに、緊急度の違いによって（速度の異なる複数
のデバッグ情報入出力経路を同時に使用したことによっ
て）、順序が入れ代わったデバッグ情報は、必要なら
ば、これに付加された順序情報Ｄ３に基づいて順序を再
生することが可能である。

【００６１】

【発明の効果】以上、詳述したように本発明によれば、
マイクロプロセッサとデバッグ装置とのデバッグ情報の
送受信にバスを使用できることによって、デバッグ専用
端子を増設することなく、多くのデバッグ情報をマイク
ロプロセッサとデバッグ装置との間で送受信できるよう
になる。

【００６２】また、外部デバイスとの信号接続用の複数
の入出力端子のうち、目的とするシステムを構成する上
では不必要な入出力端子や、最終的には使用されるもの
であってもデバッグ時には使用されない入出力端子を、
デバッグ装置とマイクロプロセッサとの間でデバッグ情
報を送受信するため端子として用いることで、デバッグ
専用端子２を増設することなく、多くのデバッグ情報を
マイクロプロセッサとデバッグ装置との間で送受信でき
るようになる。

【００６３】さらに、本発明によれば、速度の異なる複
数の入出力経路を併用してマイクロプロセッサからデバ
ッグ装置に分割デバッグ情報を並行して送出する場合
に、デバッグ装置で、分割デバッグ情報の順序を正しく
再生することが可能になる。

【００６４】さらに、本発明によれば、マイクロプロセ
ッサ内でデバッグ情報を一時的に保持するバッファのオ
ーバーフローにより、重要なデバッグ情報が失われるこ
とを防止することができる。

【００６５】さらに、本発明によれば、マイクロプロセ
ッサとデバッグ装置との間で、緊急性の高いデバッグ情
報を低いデバッグ情報よりも高速に送受信することがで
き、デバッグ作業の効率改善を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態であるマイクロプロセ
ッサとデバッグ装置の構成とこれらの接続形態を示す図
である。

【図２】マイクロプロセッサと外部メモリとの間での情
報交換を行う際の通常バスアクセスのタイミングを示す
図である。

【図３】マイクロプロセッサとデバッグ装置との間での
情報交換が行われるバスアクセスのタイミングを示す図
である。

【図４】本発明の第２の実施形態であるマイクロプロセ
ッサとデバッグ装置の構成とこれらの接続形態を示す図
である。

【図５】本発明の第３の実施形態であるマイクロプロセ
ッサとデバッグ装置の構成とこれらの接続形態を示す図
である。

【図６】デバッグ情報バッファに保持されたデバッグ情
報の構成を示す図である。

【図７】マイクロプロセッサのデバッグ環境の構成の一
例を示す図である。

【符号の説明】

１，２１，４１ マイクロプロセッサ ２，２２，４２ デバッグ装置 ３，２３，４３ デバッグ制御回路 ４，２４，４４ ＣＰＵコア ５，２５，４５ 内部デバイス ６，２６，４６ デバッグコントローラ ７，２７，４７ デバッグ情報バッファ ８，２８，４８ デバッグ情報入出力制御部 ２９，４９ マルチプレクサ １０，３０，５０ 外部バスコントローラ １２，３２，５２ デバッグ専用端子 ３３，５３ 入出力端子 Ｓｂ 内部バス Ｓｃ 外部バス Ｄ１ デバッグ情報（小パケット） Ｄ２ 優先度情報 Ｄ３ 緊急度情報 Ｄ４ 順序情報

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵコアが接続される内部バスを介し
   てデバッグ情報を入出力するデバッグ制御回路が内蔵さ
   れたマイクロプロセッサにおいて、 外部バスと前記内部バスを接続し通常のバスアクセスの
   タイミングでデータ送受信を行う経路と、前記外部バス
   と前記デバッグ制御回路とを接続しデバッグ情報のバス
   アクセスのタイミングでデバッグ情報の送受信を行う経
   路とを切り替える外部バス制御手段を具備し、 前記外部バスに接続された外部デバッグ装置からの制御
   信号に基づき、前記外部バス制御手段における経路を前
   記外部バスと前記デバッグ制御回路との接続に切り替
   え、前記デバッグ情報のバスアクセスのタイミングでデ
   バッグ情報の送受信を行うことを特徴とするマイクロプ
   ロセッサ。
2. 【請求項２】 ＣＰＵコアが接続される内部バスを介し
   てデバッグ情報を入出力するデバッグ制御回路が内蔵さ
   れ、かつ外部バスとの接続を前記内部バスと前記デバッ
   グ制御回路との間で切り替える切替手段と、前記外部バ
   スに接続された外部デバイスとの情報交換を行うための
   バスアクセス期間を避けて前記外部バスと前記デバッグ
   制御回路とを接続するよう前記切替手段を制御する手段
   とを有するマイクロプロセッサと、ホストコンピュータ
   との間でデバッグ情報を入出力するデバッグ装置であっ
   て、 前記外部デバイスと前記マイクロプロセッサとの情報交
   換を行うためのバスアクセス期間を避けて前記外部バス
   に対してデバッグ情報を入出力する手段を有することを
   特徴とするデバッグ装置。
3. 【請求項３】 ＣＰＵコアが接続される内部バスを介し
   てデバッグ情報を入出力するデバッグ制御回路が内蔵さ
   れたマイクロプロセッサにおいて、 外部デバイスとの接続用の入出力端子と、 前記入出力端子と前記デバッグ制御回路とを接続してデ
   バッグ情報の送受信を行う経路と、前記入出力端子と前
   記外部デバイスに対応する内部ラインとを接続して前記
   外部デバイスとの送受信を経路とを切り替える切替手段
   と、 外部デバッグ装置からの指示に応じて前記入出力端子と
   前記デバッグ制御回路とを接続するように前記切替手段
   を制御する制御手段とを具備することを特徴とするマイ
   クロプロセッサ。
4. 【請求項４】 ＣＰＵコアが接続される内部バスを介し
   てデバッグ情報を入出力するデバッグ制御回路が内蔵さ
   れ、かつ外部デバイスとの接続用の入出力端子と、前記
   入出力端子との接続を前記デバッグ制御回路と前記外部
   デバイスに対応する内部ラインとの間で切り替える切替
   手段と、外部デバッグ装置からの指示に基づいて前記入
   出力端子と前記デバッグ制御回路とを接続するように前
   記切替手段を制御する制御手段とを有するマイクロプロ
   セッサと、ホストコンピュータとの間でデバッグ情報を
   入出力するデバッグ装置であって、 前記入出力端子と前記デバッグ制御回路との接続指示を
   前記制御手段に与える手段と、 前記入出力端子を通じてデバッグ情報を前記デバッグ制
   御回路に入出力する手段とを具備することを特徴とする
   デバッグ装置。
5. 【請求項５】 ＣＰＵコアが接続される内部バスからデ
   バッグ情報を収集する収集手段と、 前記収集された前記デバッグ情報を複数に分割し、その
   分割された個々のデバッグ情報に順序情報をそれぞれ付
   加する順序情報付加手段と、 外部に接続されたデバッグ装置との間で前記デバッグ情
   報を少なくとも２つに分けて入出力可能な少なくとも２
   つの入出力経路と、 前記順序情報付加手段によって前記順序情報が付加され
   た前記分割された個々のデバッグ情報を前記少なくとも
   ２つの入出力経路に分配して前記デバッグ装置に送出す
   る手段とを具備することを特徴とするマイクロプロセッ
   サ。
6. 【請求項６】 ＣＰＵコアが接続される内部バスからデ
   バッグ情報を収集する収集手段と、前記収集された前記
   デバッグ情報を複数に分割し、その分割された個々のデ
   バッグ情報に順序情報をそれぞれ付加する順序情報付加
   手段と、外部に接続されたデバッグ装置との間で前記デ
   バッグ情報を少なくとも２つに分けて入出力可能な少な
   くとも２つの入出力経路と、前記順序情報が付加された
   前記分割された個々のデバッグ情報を前記少なくとも２
   つの入出力経路に分配して前記デバッグ装置に送出する
   手段とを有するマイクロプロセッサと、ホストコンピュ
   ータとの間でデバッグ情報を入出力するデバッグ装置で
   あって、 前記マイクロプロセッサより前記少なくとも２つの入出
   力経路を通じて入力された前記分割された個々のデバッ
   グ情報に付加された前記順序情報に基づいて、前記入力
   された各デバッグ情報の順序を再生する手段を有するこ
   とを特徴とするデバッグ装置。
7. 【請求項７】 ＣＰＵコアが接続される内部バスからデ
   バッグ情報を収集する収集手段と、 前記収集手段により収集されたデバッグ情報を分割し、
   その分割された個々のデバッグ情報に優先度情報を付加
   する優先度情報付加手段と、 前記優先度情報が付加された前記分割されたデバッグ情
   報を保持するバッファと、 前記バッファに保持された前記分割されたデバッグ情報
   を外部に接続されたデバッグ装置に送出する送出手段
   と、 前記バッファのオーバフローが発生したとき、前記優先
   度情報付加手段によって前記分割されたデバッグ情報に
   付加された優先度情報を基に前記バッファから優先度の
   低い前記分割されたデバッグ情報を削除する手段とを有
   することを特徴とするマイクロプロセッサ。
8. 【請求項８】 ＣＰＵコアが接続される内部バスからデ
   バッグ情報を収集する収集手段と、 前記収集されたデバッグ情報を分割し、その分割された
   個々のデバッグ情報に緊急度情報をそれぞれ付加する緊
   急度情報付加手段と、 外部に接続されたデバッグ装置との間で前記デバッグ情
   報を少なくとも２つに分けて入出力可能な速度の異なる
   少なくとも２つの入出力経路と、 前記分割されたデバッグ情報に付加された前記緊急度情
   報に基づいて、該分割されたデバッグ情報の前記デバッ
   グ装置への送出に用いる入出力経路を選択する手段とを
   具備することを特徴とするマイクロプロセッサ。