JP4669088B1 - 試験装置、試験方法およびプログラム - Google Patents
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Abstract
【課題】複数の試験モジュールを制御する。
【解決手段】被試験デバイスを試験する試験モジュール部と、試験モジュール部を制御する制御パケットを生成する試験制御部と、試験制御部から制御パケットを受けて試験モジュール部に送信する接続部とを備え、試験モジュール部は、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとを有する試験装置を提供する。
【選択図】図1
【解決手段】被試験デバイスを試験する試験モジュール部と、試験モジュール部を制御する制御パケットを生成する試験制御部と、試験制御部から制御パケットを受けて試験モジュール部に送信する接続部とを備え、試験モジュール部は、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとを有する試験装置を提供する。
【選択図】図1
Description
本発明は、試験装置、試験方法およびプログラムに関する。
被試験デバイスを試験する試験装置は、複数の試験モジュールを備える。複数の試験モジュールのそれぞれは、被試験デバイスの端子と接続され、当該被試験デバイスを試験する。それぞれの試験モジュールは、マイクロプロセッサなどの制御回路を有する試験制御部により制御される(例えば、特許文献1及び特許文献2参照)。
特許文献1 再公表2004−088339号公報
特許文献2 再公表2009−011033号公報
特許文献1 再公表2004−088339号公報
特許文献2 再公表2009−011033号公報
試験制御部は、それぞれの試験モジュールに対する制御命令を含む制御パケットを送信することによって、当該試験モジュールを制御する。例えば、試験制御部は、被試験デバイスのレジスタからデータを読み出すリードコマンドを含む制御パケット、および、被試験デバイスのレジスタにデータを書き込むライトコマンドを含む制御パケットを試験モジュールに送信する。
ところが、試験装置が複数の異なる種類の試験モジュールを備えるときには、試験制御部が、単一の種類の制御パケットを用いて全ての試験モジュールを制御することができない場合がある。例えば、試験装置が、第1のパケット構造を有する制御パケットしか受信することができない試験モジュールと、第2のパケット構造を有する制御パケットしか受信することができない試験モジュールとを備える場合には、それぞれの試験モジュールに対して異なる種類の制御パケットを送信することが要求される。その結果、試験制御部のハードウェア回路またはマイクロプロセッサを動作させるプログラムの規模が大きくなるという問題が生じる。なお、パケット構造とは、制御パケットに格納される情報の種類および当該情報を格納する順序に応じて定まる制御パケットの形状である。
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験モジュール部と、試験モジュール部を制御する制御パケットを生成する試験制御部と、試験制御部から制御パケットを受けて試験モジュール部に送信する接続部とを備え、試験モジュール部は、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとを有し、試験制御部は、第2のパケット構造の制御パケットを接続部に送信し、接続部は、第1試験モジュールに対しては、試験制御部から受け取った第2のパケット構造の制御パケットから拡張領域の部分を除去して送信し、第2試験モジュールに対しては、試験制御部から受け取った第2のパケット構造の制御パケットを送信する試験装置を提供する。
接続部は、例えば、拡張領域の部分を除去する変換部と、変換部が除去した拡張領域の部分を記憶する記憶部とを有する。接続部は、試験制御部から受け取った制御パケットに含まれ、制御パケットを送信する試験モジュールの種別を示す試験モジュール識別情報が第1試験モジュールを示す場合に、制御パケットから拡張領域の部分を除去して第1試験モジュールに送信し、かつ、除去した拡張領域の部分を記憶部に格納し、試験モジュール識別情報が第2試験モジュールを示す場合に、制御パケットを第2試験モジュールに送信してもよい。
また、接続部は、変換部において、第1試験モジュールから受信した第1のパケット構造の制御パケットに記憶部に格納された拡張領域の部分を付加することにより第2のパケット構造の制御パケットを生成し、当該第2のパケット構造の制御パケットを試験制御部に送信し、第2試験モジュールから受信した第2のパケット構造の制御パケットを、変換部を介することなく試験制御部に送信してもよい。
試験制御部は、第1試験モジュールが実行できないで、かつ第2試験モジュールが実行できるコマンドを拡張領域に含む制御パケットを生成する。試験制御部は、拡張領域以外の領域に第1試験モジュールおよび第2試験モジュールが共通で使用することができる共通コマンドを含み、拡張領域において共通コマンドが指令する動作を細分化した複数の動作を指令する複数のサブコマンドを含む制御パケットを生成してもよい。また、試験制御部は、第1試験モジュール宛のパケットであること、第2試験モジュール宛のパケットであること、または、第1試験モジュールおよび第2試験モジュール宛のパケットであることを示す試験モジュール識別情報を含む第2のパケット構造の制御パケットを生成してもよい。
接続部は、試験モジュール識別情報が、第1試験モジュールおよび第2試験モジュール宛のパケットであることを示す場合には、制御パケットを第2試験モジュールに送信するとともに、制御パケットから拡張領域の部分を除去した第1のパケット構造を有する制御パケットを第1試験モジュールに送信してもよい。
本発明の第2の態様においては、第1のパケット構造の制御パケットに応じて動作する第1試験モジュール、および、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールを有する試験モジュール部によって被試験信号デバイスを試験する方法であって、試験モジュール部を制御する第2のパケット構造の制御パケットを生成し、第1試験モジュールに対しては、第2のパケット構造の制御パケットから拡張領域の部分を除去して送信し、第2試験モジュールに対しては、第2のパケット構造の制御パケットを送信する試験方法が提供される。
本発明の第3の態様においては、被試験デバイスを試験する試験モジュール部と、試験モジュール部を制御する制御パケットを生成する試験制御部と、試験制御部から制御パケットを受けて試験モジュール部に送信する接続部とを備える試験装置を機能させるプログラムであって、コンピュータに、試験モジュール部を、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとして機能させ、試験制御部に、第2のパケット構造の制御パケットを接続部に送信させ、接続部に、第1試験モジュールに対しては、試験制御部から受け取った第2のパケット構造の制御パケットから拡張領域の部分を除去して送信させ、第2試験モジュールに対しては、試験制御部から受け取った第2のパケット構造の制御パケットを送信させるプログラムが提供される。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置100の構成を示す。試験装置100は、一例として、複数の被試験デバイス10(被試験デバイス10−1、被試験デバイス10−2)を試験する。試験装置100は、システム制御部110、試験モジュール部120、試験制御部130、および接続部140を備える。試験制御部130は、一例として試験制御部130−1および試験制御部130−2を有する。
システム制御部110は、一例として、プログラムに含まれる命令に応じて動作するマイクロプロセッサを有する。システム制御部110は、被試験デバイス10−1および被試験デバイス10−2に対応する試験制御部130−1および試験制御部130−2を制御することにより、被試験デバイス10−1および被試験デバイス10−2の試験を制御する。
試験モジュール部120は、被試験デバイス10−1および被試験デバイス10−2を試験する。例えば、試験モジュール部120は、所定の論理値パターンを有する試験信号を被試験デバイス10−1および被試験デバイス10−2に入力する。試験モジュール部120は、当該試験信号に応じて被試験デバイス10−1および被試験デバイス10−2が出力する応答信号を、試験信号の論理値パターンに応じた期待値と比較することによって、被試験デバイス10−1および被試験デバイス10−2の良否を判定する。
試験モジュール部120は、第1試験モジュール122および第2試験モジュール124を有する。試験モジュール部120は、一例として、第1試験モジュール122−1、第1試験モジュール122−2、第2試験モジュール124−1、および第2試験モジュール124−2を有する。
第1試験モジュール122は、第1のパケット構造を有する制御パケットに応じて動作する。一例として、第1試験モジュール122は、第1のコマンド領域、アドレス領域、およびデータ領域を含む第1のパケット構造を有する制御パケットを試験制御部130−1から受信する。また、第1試験モジュール122は、第1のパケット構造を有する制御パケットを試験制御部130−1に送信する。
第1のコマンド領域には、例えば、被試験デバイス10−1内のレジスタのデータを読み出すことを命令するリードコマンド、および、被試験デバイス10−1内のレジスタにデータを書き込むことを命令するライトコマンドが格納される。アドレス領域には、被試験デバイス10−1のレジスタのアドレスを特定するアドレス情報が格納される。データ領域には、当該アドレス情報によって指定される第1試験モジュール122のレジスタに書き込むべきデータが格納される。
第2試験モジュール124は、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する。拡張領域は、例えば、第2試験モジュール124が実行できるにもかかわらず、第1試験モジュール122が実行できないコマンドが格納される第2のコマンド領域である。一例として、第2試験モジュール124は、第1のコマンド領域、第2のコマンド領域、アドレス領域、およびデータ領域を含む第2のパケット構造を有する制御パケットを試験制御部130−2から受信する。また、第2試験モジュール124は、第2のパケット構造を有する制御パケットを試験制御部130−2に送信する。
試験制御部130は、試験モジュール部120を制御する制御パケットを生成する。試験制御部130−1および試験制御部130−2のそれぞれは、試験装置100の試験対象である被試験デバイス10のうちのいずれか1または複数の被試験デバイス10に対応付けられてもよい。複数の試験制御部130のそれぞれは、システム制御部110から与えられる制御命令および試験プログラム等に応じて、第1試験モジュール122および第2試験モジュール124を制御する。
接続部140は、試験制御部130−1または試験制御部130−2から受信した制御パケットを、第1試験モジュール122−1、第1試験モジュール122−2、第2試験モジュール124−1、および第2試験モジュール124−2のいずれかに送信する。また、接続部140は、第1試験モジュール122−1、第1試験モジュール122−2、第2試験モジュール124−1、および第2試験モジュール124−2のいずれかから受信した制御パケットを、試験制御部130−1または試験制御部130−2に送信する。
試験制御部130は、第2のパケット構造の制御パケットを接続部140に送信する。例えば、試験制御部130は、第1のコマンド領域、第2のコマンド領域、アドレス領域、およびデータ領域を含む第2のパケット構造の制御パケットを接続部140に送信する。
接続部140は、第1試験モジュール122に対しては、試験制御部130から受け取った第2のパケット構造の制御パケットから拡張領域の部分を除去して送信する。具体的には、接続部140は、第2のパケット構造の制御パケットに含まれる第1のコマンド領域、第2のコマンド領域、アドレス領域、およびデータ領域のうちから、第2のコマンド領域を除去した制御パケットを生成する。つまり、接続部140は、試験制御部130から受けた第2のパケット構造の制御パケットを、第1のコマンド領域、アドレス領域、およびデータ領域を含む第1のパケット構造の制御パケットに変換する。接続部140は、当該第1のパケット構造の制御パケットを第1試験モジュール122に送信する。
接続部140は、第2試験モジュール124に対しては、試験制御部130から受け取った第2のパケット構造の制御パケットを送信する。つまり、接続部140は、試験制御部130から受け取った第2のパケット構造の制御パケットに含まれる第1のコマンド領域、第2のコマンド領域、アドレス領域、およびデータ領域に含まれる情報を除去または変更することなく、第2試験モジュール124に送信する。
以上のように、試験制御部130は、第2のパケット構造を有する制御パケットを送信することにより、第2のパケット構造を有する制御パケットを受信することができない第1試験モジュール122を制御することができる。つまり、試験装置100は、異なる種類のパケット構造の制御パケットに応じて動作する複数の種類の第1試験モジュール122および第2試験モジュール124により、被試験デバイス10−1および被試験デバイス10−2を試験することができる。
図2は、試験制御部130が生成する第1のパケット構造を有する制御パケットの構成例を示す。当該制御パケットは、スタートコード領域、第1コマンド領域、アドレス領域、データ領域、チェックコード領域、およびエンドコード領域を有する。
スタートコード領域には、制御パケットの開始位置を示す特定の値を有するスタートコードが格納される。例えば、試験制御部130は、当該特定のコードとして16進数の0x12を格納する。この場合には、第1試験モジュール122は、受信したデータ内で0x12を検出すると、制御パケットを受信したことを認識する。
第1コマンド領域には、第1試験モジュール122を制御するコマンドと、第1試験モジュール122−1および第1試験モジュール122−2のいずれに対するパケットであるかを識別する情報とが格納される。第1試験モジュール122を制御するコマンドは、例えば、データ領域に格納されたデータを被試験デバイス10内のレジスタに書き込むことを命令するライトコマンドである。
アドレス領域には、ライトコマンドによって制御する被試験デバイス10内のレジスタのアドレスが格納される。データ領域には、ライトコマンドにより被試験デバイス10に書き込むべきデータが格納される。
チェックコード領域には、第1コマンド領域、アドレス領域、およびデータ領域にデータ誤りが発生しているか否かの検出に用いられるCRC(Cyclic Redundancy Check)コードが格納される。エンドコード領域には、制御パケットの終了を示すエンドコードが格納される。エンドコードは、スタートコードと同一のコードであってもよい。
図3は、試験制御部130が生成する第1のパケット構造を有する制御パケットの構成の他の一例を示す。当該制御パケットは、図2に示した制御パケットに対して、データ領域を有しない点が異なる。当該制御パケットのパケット構造は、例えば、被試験デバイス10からデータを読み出すリードパケットに用いられる。
図4は、試験制御部130が生成する第2のパケット構造を有する制御パケットの構成を示す。当該制御パケットは、図2および図3に示した制御パケットに対して、拡張領域としての第2コマンド領域を有する点で異なる。つまり、第2のパケット構造の制御パケットは、第1コマンド領域および第2コマンド領域を含む。
第1コマンド領域には、第1試験モジュール122および第2試験モジュール124が共通で使用することができる共通コマンドを含む。例えば、第2試験モジュール124が、第1試験モジュール122が使用することができるリードコマンドおよびライトコマンドを使用できる場合には、当該リードコマンドおよびライトコマンドは共通コマンドとして第1コマンド領域に格納される。
第2コマンド領域には、拡張領域において共通コマンドが指令する動作を細分化した複数の動作を指令する複数のサブコマンドを含む。第2コマンド領域は、例えば、試験モジュール識別情報領域、第1サブコマンド領域、第2サブコマンド領域を含む。第1サブコマンド領域および第2サブコマンド領域には、リードコマンドおよびライトコマンドを細分化したサブコマンドが格納される。リードコマンドを細分化したサブコマンドは、例えば、連続して複数のアドレスからデータを読み出すコマンド、および、複数のモジュールから同時にデータを読み出すコマンドである。第1サブコマンド領域および第2サブコマンド領域に含まれるコマンドは、第1試験モジュール122が実行できないで、かつ第2試験モジュール124が実行できるコマンドである。
試験モジュール識別情報領域には、当該制御パケットが、第1試験モジュール122宛のパケットであること、第2試験モジュール124宛のパケットであること、または、第1試験モジュール122および第2試験モジュール124宛のパケットであることを示す情報が格納される。例えば、試験制御部130は、制御パケットを第1試験モジュール122宛てに送信する場合には、試験モジュール識別情報領域に2ビットのデータ「01」を格納する。試験制御部130は、制御パケットを第2試験モジュール124宛てに送信する場合には、試験モジュール識別情報領域に2ビットのデータ「10」を格納する。試験制御部130は、制御パケットを第1試験モジュール122および第2試験モジュール124宛てに送信する場合には、試験モジュール識別情報領域に2ビットのデータ「11」を格納する。
図5は、第1コマンド領域に格納されるコマンドと第2コマンド領域に格納されるサブコマンドの構成例を示す。第1試験モジュール122および第2試験モジュール124で共通に使用される第1コマンド領域には、それぞれのコマンドを特定する16進数のコード(CODE)が格納される。試験制御部130は、当該コードが第1コマンド領域に格納された、第2のパケット構造を有する制御パケットを生成する。
例えば、試験制御部130は、第1試験モジュール122および第2試験モジュール124をアイドル状態にする場合には、第1コマンド領域に0x00を格納する。試験制御部130は、第1試験モジュール122および第2試験モジュール124をリセットする場合には、第1コマンド領域に0x01を格納する。試験制御部130は、第1試験モジュール122および第2試験モジュール124からデータを読み出す場合には、第1コマンド領域に0x02を格納する。
試験制御部130は、第2試験モジュール124に接続された被試験デバイス10−2からデータを読み出す場合には、サブコマンドに対応するサブコード(SUB_CODE)が第2コマンド領域に格納された制御パケットを送信する。例えば、試験制御部130は、特定の第2試験モジュール124からデータを読み出したい場合には、シングルリード命令に対応するサブコマンド0x01を第2コマンド領域に格納する。試験制御部130は、複数の第2試験モジュール124からデータを同時に読み出したい場合には、マルチリード命令に対応するサブコマンド0x02を第2コマンド領域に格納する。
試験制御部130は、第1サブコマンド領域および第2サブコマンド領域に自らの識別情報を格納した、第2のパケット構造の制御パケットを生成してもよい。第2試験モジュール124は、当該制御パケットを受信することにより、当該パケットを送信した試験制御部130を特定することができる。従って、第2試験モジュール124は、試験制御部130−1および試験制御部130−2のいずれかから受け取ったリードパケットに応じて、被試験デバイス10から読み出したデータを含む制御パケットを、当該リードパケットを送信した試験制御部130に送信することができる。
図6は、接続部140の構成を示す。接続部140は、識別部142、変換部144、記憶部146、および経路切替部148を有する。接続部140は、試験制御部130−1および試験制御部130−2のそれぞれに対応する複数の経路切替部148を有してもよい。また、接続部140は、第1試験モジュール122−1および第1試験モジュール122−2のそれぞれに対応する複数の変換部144および記憶部146を有してもよい。
識別部142は、試験制御部130から受け取った第2のパケット構造の制御パケットに含まれる試験モジュール識別情報を識別する。変換部144は、試験制御部130から受け取った第2のパケット構造の制御パケットに含まれる拡張領域の部分、つまり、第2コマンド領域を除去する。記憶部146は、変換部144が除去した拡張領域を記憶する。
接続部140は、試験制御部130から受け取った制御パケットを送信する試験モジュールの種別を示す試験モジュール識別情報が第1試験モジュール122を示す場合に、制御パケットから拡張領域を除去して第1試験モジュール122に送信する。接続部140は、試験モジュール識別情報が第2試験モジュール124を示す場合には、制御パケットを第2試験モジュール124に送信する。具体的には、接続部140は、以下の手順により、試験モジュール識別情報に応じて制御パケットを第1試験モジュール122または第2試験モジュール124のいずれかに送信する。
接続部140が試験制御部130から制御パケットを受け取ると、接続部140は、当該制御パケットを識別部142および経路切替部148に入力する。識別部142は、受け取った制御パケット内の試験モジュール識別情報を抽出して、あらかじめ記憶した第1試験モジュール122を示す情報および第2試験モジュール124を示す情報と比較する。
識別部142は、当該比較結果に応じて経路切替部148を制御する。例えば、識別部142は、試験モジュール識別情報が第1試験モジュール122を示す情報と一致している場合には、経路切替部148に対して第1の論理値(例えば、2ビットの論理値「01」)の信号を入力する。識別部142は、試験モジュール識別情報が第2試験モジュール124を示す情報と一致している場合には、経路切替部148に対して第2の論理値(例えば、2ビットの論理値「10」)の信号を入力する。
経路切替部148は、切替部152、FIFOバッファ154、FIFOバッファ156、FIFOバッファ158、切替部162、FIFOバッファ164、FIFOバッファ166、およびFIFOバッファ168を有する。切替部152は、試験制御部130から受け取った制御パケットを第1試験モジュール122に送信するか第2試験モジュール124に送信するかを切り替える。切替部162は、第1試験モジュール122から受信した制御パケットおよび第2試験モジュール124から受信した制御パケットのいずれを試験制御部130に送信するかを切り替える。
FIFOバッファ154は、試験制御部130から受け取った制御パケットを一時的に蓄積する。FIFOバッファ154は、試験制御部130が制御パケットを出力するタイミングに応じて当該制御パケットを蓄積する。FIFOバッファ154は、切替部152から入力される読み出し要求タイミングに応じて、一時的に蓄積された制御パケットを読み出す。FIFOバッファ154は、例えば、制御パケットの最大長よりも大きな容量を有する。
経路切替部148は、例えば、識別部142から第1の論理値または第2の論理値の入力に応じてFIFOバッファ154に蓄積された制御パケットの読み出しを開始する。経路切替部148は、第1の論理値が入力された場合に、FIFOバッファ158を介して、FIFOバッファ154から読み出した制御パケットを変換部144に入力する。経路切替部148は、識別部142から第2の論理値が入力された場合に、FIFOバッファ156を介して、FIFOバッファ154から読み出した制御パケットを第2試験モジュール124に送信する。
経路切替部148は、一例として、第2試験モジュール124−1および第2試験モジュール124−2に同一の制御パケットを同時に送信する。経路切替部148は、第2試験モジュール124−1および第2試験モジュール124−2のいずれかを選択して、制御パケットを送信してもよい。
経路切替部148は、第1試験モジュール122−1および第1試験モジュール122−2のそれぞれに対応する複数のFIFOバッファ158を有してもよい。また、経路切替部148は、第2試験モジュール124−1および第2試験モジュール124−2のそれぞれに対応する複数のFIFOバッファ156を有してもよい。
変換部144は、第2のパケット構造を有する制御パケットを切替部152から受け取ると、拡張領域としての第2コマンド領域を除去する。変換部144は、除去した第2コマンド領域に含まれていた情報を記憶部146に入力する。変換部144は、第2コマンド領域を除去して、第1のパケット構造に変換された制御パケットを第1試験モジュール122に送信する。変換部144は、一例として、第1試験モジュール122−1および第1試験モジュール122−2に同一の制御パケットを同時に送信する。変換部144は、第1試験モジュール122−1および第1試験モジュール122−2のいずれかを選択して、制御パケットを送信してもよい。
変換部144は、例えば、第2のパケット構造の制御パケットを第1のパケット構造の制御パケットに変換する場合に、第2のパケット構造の制御パケットに含まれるデータを一時的に蓄積するメモリを有する。変換部144は、当該メモリに一時的に蓄積したデータから、第2のコマンド領域を除く領域のデータを順次読み出すことにより、第1のパケット構造の制御パケットを生成してもよい。
接続部140は、試験モジュール識別情報が、第1試験モジュール122および第2試験モジュール124宛のパケットであることを示す場合には、制御パケットを第2試験モジュール124に送信するとともに、制御パケットから拡張領域の部分を除去した第1のパケット構造を有する制御パケットを第1試験モジュール122に送信してもよい。例えば、識別部142が識別した試験モジュール識別情報が第1試験モジュール122および第2試験モジュール124を示す場合、識別部142は切替部152に対して第3の論理値(例えば、2ビットの論理値「11」)を入力する。
切替部152は、識別部142から第3の論理値の入力を受けると、FIFOバッファ158を介して、FIFOバッファ154から読み出した制御パケットを変換部144に入力する。さらに、切替部152は、FIFOバッファ156を介して、FIFOバッファ154から読み出した制御パケットを第2試験モジュール124に送信する。
接続部140は、変換部144において、第1試験モジュール122から受信した第1のパケット構造の制御パケットに、記憶部146に格納された第2コマンド領域を付加することにより第2のパケット構造の制御パケットを生成する。接続部140は、変換部144において生成された第2のパケット構造の制御パケットを試験制御部130に送信する。また、接続部140は、第2試験モジュール124から受信した第2のパケット構造の制御パケットを、変換部144を介することなく試験制御部130に送信する。
具体的には、変換部144は、第1試験モジュール122から受け取った第1のパケット構造の制御パケットを、一時的にメモリなどの記憶媒体に蓄積する。変換部144は、第1試験モジュール122への制御パケットの送信において記憶部146に格納した第2コマンド領域のデータを記憶部146から読み出す。さらに、変換部144は、一時的にメモリ等の記憶媒体に蓄積した第1のパケット構造の制御パケットに、記憶部146から読み出した第2コマンド領域のデータを付加することにより、第2のパケット構造の制御パケットを生成する。
変換部144は、FIFOバッファ166を介して、生成した第2のパケット構造の制御パケットを切替部162に入力する。切替部162は、FIFOバッファ166から制御パケットを受けると、FIFOバッファ164を介して、当該制御パケットを試験制御部130に送信する。
第2試験モジュール124が出力した第2構造の制御パケットは、変換部144を介することなくFIFOバッファ168に入力される。切替部162は、FIFOバッファ168から制御パケットを受け取ると、FIFOバッファ164を介して、当該制御パケットを試験制御部130に送信する。
経路切替部148は、第1試験モジュール122−1および第1試験モジュール122−2に対応する複数のFIFOバッファ166を有してもよい。また、経路切替部148は、第2試験モジュール124−1および第2試験モジュール124−2に対応する複数のFIFOバッファ168を有してもよい。
切替部162は、例えば、FIFOバッファ166およびFIFOバッファ168内のデータが所定の量に達したことを示す信号に応じて、FIFOバッファ166およびFIFOバッファ168のいずれをFIFOバッファ164に接続するかを選択する。具体的には、切替部162は、FIFOバッファ166およびFIFOバッファ168のいずれかから、バッファフルを示す信号を受け取った場合に、当該バッファフルを示す信号を出力するFIFOバッファ166またはFIFOバッファ168から入力される制御パケットをFIFOバッファ164に入力する。切替部162は、識別部142が出力する信号の論理値に応じて、FIFOバッファ166およびFIFOバッファ168のいずれをFIFOバッファ164に接続するかを切り替えてもよい。
また、切替部162は、切替部152の接続切り替えタイミングに同期して、接続を切り替えてもよい。具体的には、切替部152が変換部144を介して第1試験モジュール122に制御パケットを送信すると、切替部162は、当該制御パケットに応答して第1試験モジュール122が送信する制御パケットを受信するまでの間は、変換部144を介して第1試験モジュール122から制御パケットを受けるべく切り替えてよい。
より具体的には、切替部152がFIFOバッファ154とFIFOバッファ158とを接続している場合には、切替部162は、FIFOバッファ166とFIFOバッファ164とを接続してもよい。また、切替部152がFIFOバッファ154とFIFOバッファ156とを接続している場合には、切替部162は、FIFOバッファ168とFIFOバッファ164とを接続してもよい。
図7は、試験制御部130と第1試験モジュール122との間で制御パケットを送受信する場合のデータフローを示す。同図において、C1は第1のコマンド領域、C2は第2のコマンド領域、Aはアドレス領域、およびDはデータ領域を示す。
試験制御部130が出力した第2のパケット構造を有する制御パケットは、経路切替部148を介して変換部144に入力される。変換部144は、第2のコマンド領域を除去して、除去した第2のコマンド領域のデータを記憶部146に格納する。変換部144は、第1のコマンド領域およびアドレス領域を含む第1のパケット構造の制御パケットを生成する。変換部144は、生成した制御パケットを第1試験モジュール122に送信する。
第1試験モジュール122は、第1コマンド領域、アドレス領域、および、被試験デバイス10−1から読み出したデータが格納されたデータ領域を含む、第1のパケット構造を有する制御パケットを送信する。変換部144は、当該制御パケットを受け取ると、先に除去した第2コマンド領域を付加して、第1コマンド領域、第2コマンド領域、およびアドレス領域を含む、第2のパケット構造を有する制御パケットを生成する。変換部144は、当該第2のパケット構造を有する制御パケットを試験制御部130に送信する。
図8は、試験制御部130と第2試験モジュール124との間で制御パケットを送受信する場合のデータフローを示す。試験制御部130が出力した第2のパケット構造を有する制御パケットは、変換部144において第1のパケット構造を有する制御パケットに変換されることなく、第2試験モジュール124に送信される。第2試験モジュール124が出力した第2のパケット構造を有する制御パケットは、変換部144を介することなく試験制御部130に送信される。
図9は、接続部140の構成の他の一例を示す。同図における接続部140は、図6における経路切替部148に代えて、経路切替部172を有する。
試験制御部130が出力する第2のパケット構造を有する制御パケットは、識別部142、変換部144、および経路切替部172に入力される。経路切替部172は、識別部142が出力する信号に応じて、試験制御部130から受け取った第2のパケット構造の制御パケット、および、変換部144から受け取った第1のパケット構造の制御パケットを、第1試験モジュール122および第2試験モジュール124のいずれに送信するかを切り替える。
具体的には、識別部142が、試験制御部130から受け取った制御パケットに含まれる試験モジュール識別情報が第1試験モジュール122であると判断した場合には、識別部142は、第1の論理値の信号を経路切替部172に入力する。経路切替部172は、識別部142から第1の論理値の信号を受け取ると、変換部144から受け取った第1のパケット構造を有する制御パケットを第1試験モジュール122に送信する。
識別部142が、試験制御部130から受け取った制御パケットに含まれる試験モジュール識別情報が第2試験モジュール124であると判断した場合には、識別部142は、第2の論理値の信号を経路切替部172に入力する。経路切替部172は、識別部142から第2の論理値の信号を受け取ると、試験制御部130から受け取った第2のパケット構造を有する制御パケットを第2試験モジュール124に送信する。
識別部142が、試験モジュール識別情報が第1試験モジュール122および第2試験モジュール124であると判断した場合には、識別部142は、第3の論理値の信号を経路切替部172に入力する。経路切替部172は、識別部142から第3の論理値の信号を受け取ると、変換部144から受け取った第1のパケット構造の制御パケットを第1試験モジュール122に送信するとともに、試験制御部130から受け取った第2のパケット構造の制御パケットを第2試験モジュール124に送信する。
第1試験モジュール122が出力する第1のパケット構造の制御パケットは、変換部144に入力される。変換部144は、第1試験モジュール122から受け取った第1のパケット構造の制御パケットを第2のパケット構造の制御パケットに変換する。変換部144が生成した第2のパケット構造の制御パケットは、試験制御部130に送信される。第2試験モジュール124が出力する第2のパケット構造の制御パケットは、変換部144で変換されることなく試験制御部130に送信される。
図10は、他の実施形態に係る試験装置100を構成するコンピュータ1900のハードウェア構成の一例を示す。本実施形態に係るコンピュータ1900は、ホスト・コントローラ2082により相互に接続されるCPU2000、RAM2020、グラフィック・コントローラ2075、及び表示装置2080を有するCPU周辺部と、入出力コントローラ2084によりホスト・コントローラ2082に接続される通信インターフェイス2030、ハードディスクドライブ2040、及びCD−ROMドライブ2060を有する入出力部と、入出力コントローラ2084に接続されるROM2010、フレキシブルディスク・ドライブ2050、及び入出力チップ2070を有するレガシー入出力部とを備える。
ホスト・コントローラ2082は、RAM2020と、高い転送レートでRAM2020をアクセスするCPU2000及びグラフィック・コントローラ2075とを接続する。CPU2000は、ROM2010及びRAM2020に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ2075は、CPU2000等がRAM2020内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置2080上に表示させる。これに代えて、グラフィック・コントローラ2075は、CPU2000等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
入出力コントローラ2084は、ホスト・コントローラ2082と、比較的高速な入出力装置である通信インターフェイス2030、ハードディスクドライブ2040、CD−ROMドライブ2060を接続する。通信インターフェイス2030は、ネットワークを介して他の装置と通信する。ハードディスクドライブ2040は、コンピュータ1900内のCPU2000が使用するプログラム及びデータを格納する。CD−ROMドライブ2060は、CD−ROM2095からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。
また、入出力コントローラ2084には、ROM2010と、フレキシブルディスク・ドライブ2050、及び入出力チップ2070の比較的低速な入出力装置とが接続される。ROM2010は、コンピュータ1900が起動時に実行するブート・プログラム、及び/又は、コンピュータ1900のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ2050は、フレキシブルディスク2090からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。入出力チップ2070は、フレキシブルディスク・ドライブ2050を入出力コントローラ2084へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ2084へと接続する。
RAM2020を介してハードディスクドライブ2040に提供されるプログラムは、フレキシブルディスク2090、CD−ROM2095、又はICカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、RAM2020を介してコンピュータ1900内のハードディスクドライブ2040にインストールされ、CPU2000において実行される。
コンピュータ1900にインストールされるプログラムは、コンピュータ1900を、被試験デバイス10を試験する試験モジュール部120と、試験モジュール部120を制御する制御パケットを生成する試験制御部130と、試験制御部130から制御パケットを受けて試験モジュール部120に送信する接続部140とを備える試験装置100として機能させる。
具体的には、当該プログラムはコンピュータ1900の制御によって、試験モジュール部120を、第1のパケット構造の制御パケットに応じて動作する第1試験モジュール122と、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュール124として機能させる。また、当該プログラムはコンピュータ1900の制御によって、試験制御部130に、第2のパケット構造の制御パケットを接続部140に送信させる。さらに、当該プログラムはコンピュータ1900の制御によって、接続部140に、第1試験モジュール122に対しては、試験制御部130から受け取った第2のパケット構造の制御パケットから拡張領域の部分を除去して送信させ、第2試験モジュール124に対しては、試験制御部130から受け取った第2のパケット構造の制御パケットを送信させる。
これらのプログラムに記述された情報処理は、コンピュータ1900に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である試験モジュール部120、試験制御部130、および接続部140を機能させる。そして、これらの具体的手段によって、本実施形態におけるコンピュータ1900の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の試験装置100が構築される。
一例として、コンピュータ1900と外部の装置等との間で通信を行う場合には、CPU2000は、RAM2020上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス2030に対して通信処理を指示する。通信インターフェイス2030は、CPU2000の制御を受けて、RAM2020、ハードディスクドライブ2040、フレキシブルディスク2090、又はCD−ROM2095等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス2030は、DMA(ダイレクト・メモリ・アクセス)方式により記憶装置との間で送受信データを転送してもよく、これに代えて、CPU2000が転送元の記憶装置又は通信インターフェイス2030からデータを読み出し、転送先の通信インターフェイス2030又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
また、CPU2000は、ハードディスクドライブ2040、CD−ROMドライブ2060(CD−ROM2095)、フレキシブルディスク・ドライブ2050(フレキシブルディスク2090)等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をDMA転送等によりRAM2020へと読み込ませ、RAM2020上のデータに対して各種の処理を行う。そして、CPU2000は、処理を終えたデータを、DMA転送等により外部記憶装置へと書き戻す。
このような処理において、RAM2020は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはRAM2020および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、CPU2000は、RAM2020の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはRAM2020の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもRAM2020、メモリ、及び/又は記憶装置に含まれるものとする。
また、CPU2000は、RAM2020から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、RAM2020へと書き戻す。例えば、CPU2000は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合(又は不成立であった場合)に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
また、CPU2000は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第1属性の属性値に対し第2属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、CPU2000は、記憶装置に格納されている複数のエントリの中から第1属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第2属性の属性値を読み出すことにより、所定の条件を満たす第1属性に対応付けられた第2属性の属性値を得ることができる。
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク2090、CD−ROM2095の他に、DVD又はCD等の光学記録媒体、MO等の光磁気記録媒体、テープ媒体、ICカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はRAM等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ1900に提供してもよい。
以上、本発明の(一)側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10 被試験デバイス、100 試験装置、110 システム制御部、120 試験モジュール部、122 第1試験モジュール、124 第2試験モジュール、130 試験制御部、140 接続部、142 識別部、144 変換部、146 記憶部、148 経路切替部、152 切替部、154 FIFOバッファ、156 FIFOバッファ、158 FIFOバッファ、162 切替部、164 FIFOバッファ、166 FIFOバッファ、168 FIFOバッファ、172 経路切替部、1900 コンピュータ、2000 CPU、2010 ROM、2020 RAM、2030 通信インターフェイス、2040 ハードディスクドライブ、2050 フレキシブルディスク・ドライブ、2060 CD−ROMドライブ、2070 入出力チップ、2075 グラフィック・コントローラ、2080 表示装置、2082 ホスト・コントローラ、2084 入出力コントローラ、2090 フレキシブルディスク、2095 CD−ROM
Claims (10)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する試験モジュール部と、
前記試験モジュール部を制御する制御パケットを生成する試験制御部と、
前記試験制御部から前記制御パケットを受けて前記試験モジュール部に送信する接続部と
を備え、
前記試験モジュール部は、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、前記第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとを有し、
前記試験制御部は、前記第2のパケット構造の制御パケットを前記接続部に送信し、
前記接続部は、前記第1試験モジュールに対しては、前記試験制御部から受け取った前記第2のパケット構造の制御パケットから前記拡張領域の部分を除去して送信し、前記第2試験モジュールに対しては、前記試験制御部から受け取った前記第2のパケット構造の制御パケットを送信する試験装置。 - 前記接続部は、前記拡張領域の部分を除去する変換部と、前記変換部が除去した前記拡張領域の部分を記憶する記憶部とを有する請求項1に記載の試験装置。
- 前記接続部は、前記試験制御部から受け取った前記制御パケットに含まれ、前記制御パケットを送信する試験モジュールの種別を示す試験モジュール識別情報が前記第1試験モジュールを示す場合に、前記制御パケットから前記拡張領域の部分を除去して前記第1試験モジュールに送信し、かつ、前記除去した前記拡張領域の部分を前記記憶部に格納し、前記試験モジュール識別情報が前記第2試験モジュールを示す場合に、前記制御パケットを前記第2試験モジュールに送信する請求項2に記載の試験装置。
- 前記接続部は、前記変換部において、前記第1試験モジュールから受信した前記第1のパケット構造の制御パケットに前記記憶部に格納された前記拡張領域の部分を付加することにより前記第2のパケット構造の制御パケットを生成し、当該第2のパケット構造の制御パケットを前記試験制御部に送信し、前記第2試験モジュールから受信した前記第2のパケット構造の制御パケットを、前記変換部を介することなく前記試験制御部に送信する請求項2または3に記載の試験装置。
- 前記試験制御部は、前記第1試験モジュールが実行できないで、かつ前記第2試験モジュールが実行できるコマンドを前記拡張領域に含む前記制御パケットを生成する請求項1から4のいずれか一項に記載の試験装置。
- 前記試験制御部は、前記拡張領域以外の領域に前記第1試験モジュールおよび前記第2試験モジュールが共通で使用することができる共通コマンドを含み、前記拡張領域において前記共通コマンドが指令する動作を細分化した複数の動作を指令する複数のサブコマンドを含む前記制御パケットを生成する請求項1から5のいずれか一項に記載の試験装置。
- 前記試験制御部は、前記第1試験モジュール宛のパケットであること、前記第2試験モジュール宛のパケットであること、または、前記第1試験モジュールおよび前記第2試験モジュール宛のパケットであることを示す前記試験モジュール識別情報を含む前記第2のパケット構造の制御パケットを生成する請求項3に記載の試験装置。
- 前記接続部は、前記試験モジュール識別情報が、前記第1試験モジュールおよび前記第2試験モジュール宛のパケットであることを示す場合には、前記制御パケットを前記第2試験モジュールに送信するとともに、前記制御パケットから前記拡張領域の部分を除去した前記第1のパケット構造を有する制御パケットを前記第1試験モジュールに送信する請求項7に記載の試験装置。
- 第1のパケット構造の制御パケットに応じて動作する第1試験モジュール、および、第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールを有する試験モジュール部によって被試験信号デバイスを試験する方法であって、
前記試験モジュール部を制御する前記第2のパケット構造の制御パケットを生成し、
前記第1試験モジュールに対しては、前記第2のパケット構造の制御パケットから前記拡張領域の部分を除去して送信し、前記第2試験モジュールに対しては、前記第2のパケット構造の制御パケットを送信する試験方法。 - 被試験デバイスを試験する試験モジュール部と、前記試験モジュール部を制御する制御パケットを生成する試験制御部と、前記試験制御部から前記制御パケットを受けて前記試験モジュール部に送信する接続部とを備える試験装置を機能させるプログラムであって、
コンピュータに、
前記試験モジュール部を、第1のパケット構造の制御パケットに応じて動作する第1試験モジュールと、前記第1のパケット構造の制御パケットに拡張領域が追加された第2のパケット構造の制御パケットに応じて動作する第2試験モジュールとして機能させ、
前記試験制御部に、前記第2のパケット構造の制御パケットを前記接続部に送信させ、
前記接続部に、前記第1試験モジュールに対しては、前記試験制御部から受け取った前記第2のパケット構造の制御パケットから前記拡張領域の部分を除去して送信させ、前記第2試験モジュールに対しては、前記試験制御部から受け取った前記第2のパケット構造の制御パケットを送信させるためのプログラム。
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Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8706439B2 (en) * | 2009-12-27 | 2014-04-22 | Advantest Corporation | Test apparatus and test method |
US8839057B2 (en) * | 2011-02-03 | 2014-09-16 | Arm Limited | Integrated circuit and method for testing memory on the integrated circuit |
JP2013113663A (ja) * | 2011-11-28 | 2013-06-10 | Advantest Corp | 試験モジュール生成装置、試験手順生成装置、生成方法、プログラム、および試験装置 |
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JP5833501B2 (ja) * | 2012-06-04 | 2015-12-16 | 株式会社アドバンテスト | 試験システム |
CN102866348A (zh) * | 2012-09-23 | 2013-01-09 | 成都市中州半导体科技有限公司 | 集成电路测试数据查询系统及查询方法 |
CN103795583A (zh) * | 2012-10-30 | 2014-05-14 | 英业达科技有限公司 | 测试装置 |
CN103869234B (zh) * | 2012-12-12 | 2016-09-28 | 复格企业股份有限公司 | 芯片测试结构、装置及方法 |
US9104813B2 (en) * | 2012-12-15 | 2015-08-11 | International Business Machines Corporation | Software installation method, apparatus and program product |
JP2014235127A (ja) | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
CN105264824A (zh) * | 2013-09-05 | 2016-01-20 | 华为技术有限公司 | 一种使用网络设备进行业务测试的方法及网络设备 |
JP6295113B2 (ja) * | 2014-03-17 | 2018-03-14 | ルネサスエレクトロニクス株式会社 | 自己診断装置及び自己診断方法 |
CN104965169A (zh) * | 2015-07-29 | 2015-10-07 | 江苏杰进微电子科技有限公司 | 全自动ic电信号测试装置及测试方法 |
CN104977527A (zh) * | 2015-07-29 | 2015-10-14 | 江苏杰进微电子科技有限公司 | 集成电路ic测试装置及测试方法 |
CN106356092B (zh) * | 2016-10-14 | 2024-04-09 | 上海旻艾半导体有限公司 | 一种应用于ate数字测试的存储器深度扩展装置 |
US10922038B2 (en) * | 2018-12-31 | 2021-02-16 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US10764455B2 (en) | 2018-12-31 | 2020-09-01 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756636B2 (ja) * | 1985-12-11 | 1995-06-14 | 株式会社日立製作所 | データ処理方法 |
TW564313B (en) * | 2000-06-28 | 2003-12-01 | Cadence Design Systems Inc | Method and apparatus for testing an integrated circuit, probe card for testing a device under test, apparatus for generating test vectors, computer-readable medium having instructions for testing a device under test and generating test vectors and method |
US7280620B2 (en) * | 2002-10-18 | 2007-10-09 | Canon Kabushiki Kaisha | Electronic device including image forming apparatus |
US7290192B2 (en) | 2003-03-31 | 2007-10-30 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
US20040225459A1 (en) * | 2003-02-14 | 2004-11-11 | Advantest Corporation | Method and structure to develop a test program for semiconductor integrated circuits |
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