JP2022130989A - 情報処理装置、情報処理システム、情報処理プログラム及び情報処理方法 - Google Patents

Abstract

【課題】実行時間を短くする情報処理装置、情報処理システム、情報処理プログラム及び情報処理方法を提供する。【解決手段】情報処理装置は、複数の操作卓の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択する選択部と、選択部によってビットが選択された複数のメモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数のメモリモジュールから１ビットずつ出力させる出力部と、出力部によって出力されたビットを、操作卓の数だけ集約して、操作情報メモリに書き込む制御部と、を備えることを特徴とする。【選択図】図４

Description

本発明は、情報を処理する情報処理装置、情報処理システム、情報処理プログラム及び情報処理方法に関する。

従来、航空管制システムにおいて、航空機との無線通信を行う際に、音声信号の接続経路を切り替える音声交換制御部を有する情報処理装置が知られている。音声交換制御部は、管制が行われる各操作卓からの無線設備への送信要求、受話音声選択等を行う情報を集約して、動作を実行する。

特許文献１には、各装置から入力されたシリアルデータを受信して、受信したシリアルデータを多重化して送信する回線アダプタ装置が開示されている。その際、回線アダプタ装置は、各装置から出力されたシリアルデータを順番に並べて出力する。ここで、多重化方式は、時分割多重化（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）として標準的なものである。図１は、多重化のイメージを示す模式図である。

図１に示すように、１２個の操作卓のうち、操作卓０１には、０１０４、０１０３、０１０２、０１０１があり、操作卓０２には、０２０４、０２０３、０２０２、０２０１があり、操作卓１２には、１２０４、１２０３、１２０２、１２０１がある。これらの数字は、情報を示すものである。これらが多重化されると、０２０２、０１０２、１２０１、・・・、０２０１、０１０１となる。

図２は、従来のＨＦ航空通信システム４００を示す機能ブロック図である。図２に示すように、従来のＨＦ航空通信システム４００は、複数の操作卓５０１と、卓制御５０２（ＨＦ－ＣＣＮＴ）と、卓集約４０３（ＰＲＩＯ－ＣＣ）と、音声交換制御部４０２（ＰＲＩＯ）とを有している。卓集約４０３及び音声交換制御部４０２によって、音声交換サブシステム４０１が構成されている。操作情報は、卓集約４０３において集約される。卓集約４０３から送信されるデータ単位は、操作卓５０１毎ではなく、機能ビット毎である。

図３は、ビット毎の伝送のイメージを示す模式図である。図３に示すように、８個の操作卓５０１から卓集約４０３のＤＰ－ＲＡＭにデータが集約される。このとき、従来のＨＦ航空通信システム４００は、音声交換制御部４０２と操作卓５０１との伝送において、誤り検出符号が設けられていないため、データがそのまま、卓集約４０３のＤＰ－ＲＡＭに保存される。そして、卓集約４０３のＤＰ－ＲＡＭから、必要な情報のみ選択されて、音声交換制御部４０２に伝送される。音声交換制御部４０２では、操作ボタン毎に、全ての操作卓５０１の操作情報として集約されて、機能毎のＤＰ－ＲＡＭに伝送され、それぞれの用途に使用される。

特開平５－７１９０号公報

しかし、従来のＨＦ航空管制システムの操作卓の操作情報には、誤り検出符号が設けられていない。このため、情報の信頼性が劣り、誤動作する可能性がある。従って、伝送上を流れるデータを直接利用することができない。よって、確定したデータが保存されたメモリの内部から、操作情報を読み取らなければならない。このため、実行時間が長い。

本発明は、上記のような課題を背景としてなされたもので、実行時間を短くする情報処理装置、情報処理システム、情報処理プログラム及び情報処理方法を提供するものである。

本発明に係る情報処理装置は、複数の操作卓の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択する選択部と、選択部によってビットが選択された複数のメモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数のメモリモジュールから１ビットずつ出力させる出力部と、出力部によって出力されたビットを、操作卓の数だけ集約して、操作情報メモリに書き込む制御部と、を備えることを特徴とする。

本発明によれば、アドレス及びビットナンバーを付与することと、ビットを書き込むことという２つの動作を実行するのみで、全てのデータを保存することができる。よって、実行時間を短くすることができる。

多重化のイメージを示す模式図である。 従来のＨＦ航空通信システムを示す機能ブロック図である。 ビット毎の伝送のイメージを示す模式図である。 本発明の実施の形態１に係る情報処理システムを示す機能ブロック図である。 本発明の実施の形態１に係るＤＰ－ＲＡＭを示す機能ブロック図である。

以下、本発明に係る情報処理装置、情報処理システム、情報処理プログラム及び情報処理方法の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態によって本発明が限定されるものではない。また、図１を含め、以下の図面では各構成部材の大きさの関係が実際のものとは異なる場合がある。また、以下の説明において、理解を容易にするために方向を表す用語を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものではない。方向を表す用語としては、例えば、「上」、「下」、「右」、「左」、「前」又は「後」等が挙げられる。

実施の形態１．
図４は、本発明の実施の形態１に係る情報処理システム１００を示す機能ブロック図である。図４に示すように、情報処理システム１００は、例えば航空通信システムである。情報処理システム１００は、複数の操作卓２０１と、複数の卓制御２０２と、音声交換サブシステム１０１とを備えている。

複数の操作卓２０１は、複数のメモリモジュールをそれぞれ有する。複数の卓制御２０２は、複数の操作卓２０１において操作された情報を、シリアル又はＴＣＰ／ＩＰ等の複数の経路を介して、受信する。そして、複数の卓制御２０２は、複数の情報を統合し、誤り検出符号を付与して、シリアルにおいて音声交換サブシステム１０１に伝送する。

音声交換サブシステム１０１は、２つの卓集約１０３と、音声交換制御部１０２とを有している。２つの卓集約１０３は、卓制御２０２から伝送された情報を、シリアル・パラレル変換してバッファ１０４に入力する。そして、卓集約１０３は、ＳＥＬ１０５において情報を選択する。これが、本発明の選択部に相当する。選択部は、複数の操作卓２０１の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択する。卓集約１０３は、その後、情報をパラレル・シリアル変換１０６して、音声交換制御部１０２に伝送する。これは、図１に示す多重化に相当する。

音声交換制御部１０２は、パラレル・シリアル変換１０６された情報を、シリアル・パラレル変換１０７して、８ビットにする。音声交換制御部１０２は、８ビット化された情報を、操作卓２０１毎のＤＰ－ＲＡＭ（Ｄｕａｌ Ｐｏｒｔ ＲＡＭ）１０８に格納する。

図５は、本発明の実施の形態１に係るＤＰ－ＲＡＭ１０８を示す機能ブロック図である。図５に示すように、ＤＰ－ＲＡＭ１０８は、「未確定」部分と「確定（誤り検出なし）」部分とのフィールドに分かれている。シリアル・パラレル変換１０７されたシリアル・パラレル変換データ３０１は、ＤＰ－ＲＡＭ１０８における「未確定」部分に保存される。音声交換制御部１０２は、誤り検出信号が含まれた全てのシリアルの情報を取り込んだのち、更新要求によって、確定後の取り出しアドレスの変更を行う。ここで、操作用の情報として、確定後の情報が使用される。

ＤＰ－ＲＡＭ１０８の「確定」部分から出力された８ビットの情報は、ＳＥＬ３０３において、１ビット選択されて、機能別ＤＰ－ＲＡＭ１０９に出力される。これは、本発明の出力部に相当する。出力部は、選択部によってビットが選択された複数のメモリモジュールに対して、同時にアドレス及びビットナンバーを付与して、複数のメモリモジュールから１ビットずつ出力させる機能を有する。

音声交換制御部１０２は、各操作卓２０１のＤＰ－ＲＡＭ１０８によって選択された１ビットのデータを集約して、機能別ＤＰ－ＲＡＭ１０９に書き込む。これは、本発明の制御部に相当する。制御部は、出力部によって出力されたビットを、操作卓２０１の数だけ集約して、操作情報メモリに書き込む機能を有する。

なお、上記の選択部と出力部と制御部とによって、情報処理装置１００ａが構成されている。

本実施の形態１によれば、アドレス及びビットナンバーを付与することと、ビットを書き込むことという２つの動作を実行するのみで、全てのデータを保存することができる。よって、実行時間を短くすることができる。

従来のＨＦ航空通信システムは、音声交換制御部と操作卓との伝送において、誤り検出符号が設けられていない。このため、データの信頼性に問題がある。一方、誤り検出符号が設けられている場合、データの信頼性は増すものの、全てのデータを保存する必要がある。操作情報がメモリから取り出される際、それぞれのメモリからデータが取り出される必要がある。これ以外に、例えばＣＰＵに読み取らせる手法が考えられる。この場合、操作卓毎に、メモリのアクセス、ビットの選択及び統合が行われる必要がある。従って、この段階において、動作実行時間を余計に消費してしまい、のちの動作に影響を及ぼす。この場合、ＣＰＵ動作が、アドレス指定、ビット操作及び一時保存の３つ存在する。操作卓が２４卓の場合、３動作が２４回で、合計７２動作が必要となる。更に、確定データの書き込みが必要であるため、合計７３動作が必要である。

これに対し、本実施の形態１は、アドレス且つビットナンバーの指定、及び、確定データの書き込みという２つの動作のみで完結する。このため、実行時間を大幅に短縮することができる。

上記のとおり、実施の形態１に例示した情報処理装置１００ａは、情報処理システム１００に適用することができる。また、実施の形態１に例示した情報処理装置１００ａの機能を、コンピュータ上で実現させる情報処理プログラムに適用することもできる。更に、情報処理装置１００ａの機能を有する情報処理方法とすることもできる。

１００ 情報処理システム、１００ａ 情報処理装置、１０１ 音声交換サブシステム、１０２ 音声交換制御部、１０３ 卓集約、１０４ バッファ、１０５ ＳＥＬ、１０６ パラレル・シリアル変換、１０７ シリアル・パラレル変換、１０８ ＤＰ－ＲＡＭ、１０９ 機能別ＤＰ－ＲＡＭ、２０１ 操作卓、２０２ 卓制御、３０１ シリアル・パラレル変換データ、３０３ ＳＥＬ、４００ ＨＦ航空通信システム、４０１ 音声交換サブシステム、４０２ 音声交換制御部、４０３ 卓集約、５０１ 操作卓、５０２ 卓制御。

Claims (4)

1. 複数の操作卓の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択する選択部と、
   前記選択部によって前記ビットが選択された複数の前記メモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数の前記メモリモジュールから１ビットずつ出力させる出力部と、
   前記出力部によって出力された各ビットを、前記操作卓の数だけ集約して、操作情報メモリに書き込む制御部と、
   を備えることを特徴とする情報処理装置。
2. 複数のメモリモジュールをそれぞれ有する複数の操作卓と、
   複数の前記操作卓の複数の前記メモリモジュールに保存された情報に対して、それぞれビットを選択する選択部と、
   前記選択部によって前記ビットが選択された複数の前記メモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数の前記メモリモジュールから１ビットずつ出力させる出力部と、
   前記出力部によって出力されたビットを、前記操作卓の数だけ集約して、操作情報メモリに書き込む制御部と、
   を備えることを特徴とする情報処理システム。
3. 複数の操作卓の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択する選択部と、
   前記選択部によって前記ビットが選択された複数の前記メモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数の前記メモリモジュールから１ビットずつ出力させる出力部と、
   前記出力部によって出力されたビットを、前記操作卓の数だけ集約して、操作情報メモリに書き込む制御部としての機能をコンピュータ上で実現させることを特徴とする情報処理プログラム。
4. 複数の操作卓の複数のメモリモジュールに保存された情報に対して、それぞれビットを選択するステップと、
   前記ビットが選択された複数の前記メモリモジュールの情報に対して、同時にアドレス及びビットナンバーを付与して、複数の前記メモリモジュールから１ビットずつ出力させるステップと、
   出力されたビットを、前記操作卓の数だけ集約して、操作情報メモリに書き込むステップと、
   を備えることを特徴とする情報処理方法。

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