JP2022123826A - データ処理装置及びデータ処理システム - Google Patents

Abstract

【課題】CPU負荷とSystem busのトラフィックの増大を抑制するデータ処理装置を提供すること。【解決手段】CPU（Central Processing Unit）と、第１のメモリと、CAN（Controller Area Network）controllerと、CPUと第１のメモリとCAN controllerが接続されるSystem busと、を備え、CAN controllerは、異なるIDをそれぞれ有する複数のメッセージを格納するReceive bufferと、Receive bufferに格納され、第１のIDを有するメッセージの中で最新のメッセージを選択し、選択された最新のメッセージを第１のメモリに転送するDMA（Direct Memory Access）controllerと、を備え、前記メッセージは、CAN、CAN FD、CAN XLのメッセージである。【選択図】図１

Description

本発明はデータ処理装置及びデータ処理システムに関し、特に自動車用通信技術を搭載したデータ処理装置及びデータ処理システムに関する。

自動車用通信技術として、CAN（Controller Area Network）が広く利用されている。CANには、CAN 2.0A、2.0B、CAN FD（CAN with Flexible Data rate）という規格がある。また、CAN XL（CAN eXtra Large payload）という規格も策定中である。CANは、自動車に搭載されるECU（Electronic Control Unit）間の接続に用いられ、CANを通してセンサ情報（水温、電圧など）やECUで処理したデータの送受信が行われる。
CANに関する技術が、特許文献１に開示されている。特許文献には、CAN FDフレームをCAN 2.0Bに準拠する代替えデータで置き換える技術が開示されている。

国際公開第２０１４／１７７３３０号

CAN controller及びCPUを搭載したデータ処理装置（ECUやMicrocontroller）において、CAN controllerが受信したメッセージをCPUで処理するためには、受信メッセージをCPUがアクセス可能なメモリ領域に転送しなければならない。CAN controllerが受信するメッセージには、センサ情報（水温、電圧など）、ECUの診断結果、ソフトウェアアップデート情報などが含まれる。センサ情報は、センサから所定のタイミング毎に送信されるが、CPUはすべてのセンサ情報を必要とせず、最新値のみを必要とする場合がある。一方で、ECUの診断結果やソフトウェアアップデート情報の場合は、CPUは送信されたすべてのメッセージを必要とする。受信メッセージがすべてメモリ領域に転送された後、CPUが必要なメッセージを選択するようにした場合、CPU負荷とバス（CPU、メモリ、CAN controllerが接続される）のトラフィックが増大するという課題が生じる。

その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。

一実施の形態に係るデータ処理装置は、CPU（Central Processing Unit）と、第１のメモリと、CAN（Controller Area Network）controllerと、CPUと第１のメモリとCAN controllerが接続されるSystem busと、を備え、CAN controllerは、異なるIDをそれぞれ有する複数のメッセージを格納するReceive bufferと、Receive bufferに格納され、第１のIDを有するメッセージの中で最新のメッセージを選択し、選択された最新のメッセージを第１のメモリに転送するDMA（Direct Memory Access）controllerと、を備え、前記メッセージは、CAN、CAN FD、CAN XLのメッセージである。

一実施の形態に係るデータ処理装置では、CPU負荷とSystem busのトラフィックの増大を抑制することが可能となる。

図１は実施の形態１に係るデータ処理システムのブロック図である。 図２は実施の形態１に係るRAMのブロック図である。 図３は実施の形態１に係るCAN controllerのブロック図である。 図４は実施の形態１に係るデータ処理装置の動作を説明するためのフローチャートである。 図５は実施の形態１に係るデータ処理装置の動作を説明するための一例である。 図６は実施の形態１に係るデータ処理装置の動作を説明するためのフローチャートである。 図７は実施の形態１に係るデータ処理装置の動作を説明するためのフローチャートである。 図８は実施の形態１に係るデータ処理装置の動作を説明するための一例である。 図９は実施の形態１に係るデータ処理装置の動作を説明するための一例である。 図１０は実施の形態１に係るデータ処理装置の動作を説明するためのフローチャートである。 図１１は実施の形態１に係るデータ処理装置の動作を説明するための一例である。 図１２は実施の形態２に係るCAN controllerのブロック図である。 図１３は実施の形態２に係るデータ処理装置の動作を説明するための一例である。 図１４は実施の形態２に係るデータ処理装置の動作を説明するための一例である。 図１５は実施の形態２に係るデータ処理装置の動作を説明するための一例である。 図１６は実施の形態３に係るMicrocontrollerのブロック図である。 図１７は実施の形態４に係るCAN controllerのブロック図である。 図１８は実施の形態４に係るデータ処理装置の動作を説明するための一例である。 図１９は、CAN 2.0B、CAN FD、CAN XLのフォーマットを説明するための図である。

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

［実施の形態１］
（データ処理装置の構成）
図１は、実施の形態１に係るデータ処理システム100の構成を示すブロック図である。

図１で示される通り、データ処理システム100は、データ処理装置であるECU（Electronic Control Unit）1～7を有している。各ECUは、CAN XL bus 113、CAN bus 114、Ethernet switch 115を介して接続されている。

ECU 1は、Microcontroller 101、CAN XL transceiver 102、CAN transceiver 103、Ethernet PHY 104を有している。Microcontroller 101は、System bus 105、CPU 106、ROM 107、RAM 108、I/O 109、CAN controller 110、111、Ethernet controller 112を有している。なお、ECU 2～7は、ECU 1と同じ構成でもよいし、異なる構成でもよい。

CPU 106は、ROM 107に格納されているプログラム（ソフトウェア）を実行する。プログラム実行に必要なデータや、プログラム実行結果のデータは、RAM 108に格納される。ROM 107には、ECUで実現しようとする処理（例えば、エンジン制御、ブレーキ制御、センサ制御、故障診断）用のプログラムが格納されている。

CAN XL Transceiver 102は、CAN XL bus 113とCAN controller 110の間の信号の送受信を行う。CAN Transceiver 103は、CAN bus 114とCAN controller 103の間の信号の送受信を行う。Ethernet PHY 104は、Ethernet switch 115とEthernet controller 112の間の信号の送受信を行う。

CAN controller 110、111は、CAN XL bus 113とCAN bus 114を通して受信したデータをRAM 108に転送する機能を有する。また、CAN controller 110、111は、CPU 106等からの指示により、CAN XL bus 113とCAN bus 114にデータを送信する機能を有する。Ethernet controller 112も同様に、Ethernet switch 115を通してデータの送受信を行う機能を有する。

本実施の形態１では、CAN controller 110、111、RAM 108に特徴がある。これら以外のブロックについては、一般的なものであり詳細は省略する。以下、CAN controller 110、111、RAM 108の詳細について説明する。

図２は、RAM 108のブロック図である。図２で示される通り、RAM 108は、Receive buffer 200とReceive queue 201とを有する。Receive buffer 200とReceive queue 201は所定のアドレス空間を持つ。これらのブロックの詳細については後述する。

図３は、CAN controller 110、111のブロック図である。図３で示される通り、CAN controller 110、111は、CAN protocol engine 300、Send handler 301、Send buffer 302、Receive handler 303、Pointer 304、Receive buffer 305、Timer 306、Trigger generator 307、DMA（Direct Memory Access）controller 308、Transfer rule 309、Interrupt controller 310を有する。

CAN protocol engine 300は、CAN通信プロトコルに基づき、CAN XL bus 113（CAN bus 114）への送信データの作成とCAN XL bus 113（CAN bus 114）から受信した受信データの解釈を行うものである。具体的には、Send handlerから指示されたデータ（Send buffer 302に格納）を元に、CAN ID、DLC（Data Length Code）、RTR（Remote Transmission Request）、Error state等のメッセージ情報とペイロードからなるCAN送信データを作成する。また、受信したCANデータから、メッセージ情報と、ペイロードを抽出する。抽出されたメッセージ情報とペイロードは、Receive handler 303に送られる。なお、以下、”メッセージ“と記載した場合は、CAN ID、DLC、RTR等の情報とペイロードを含む。

Receive handler 303は、Pointer 304の指示に基づき、受信したメッセージをReceive buffer 305に格納する。Pointer 304には、Head pointerとTail pointerがある。Head pointerは、所定の期間において、最初のメッセージが格納された、Receive buffer 305のアドレスを示す。Tail pointerは、所定の期間において、最後のメッセージが格納された、Receive buffer 305のアドレスを示す。詳細は後述する。

Trigger generator 307は、Timer 306、Receive handler 303及びソフトウェア要求等をベースに転送開始トリガ信号を生成する。Timer 306は、予め決められた時間経過を計測するものである。

DMA controller 308は、Trigger generator 307から転送開始トリガ信号を受信すると、Receive buffer 305に格納されているデータをSystem bus 105経由でCPU 106の介在なしでRAM 108に転送する。転送の際、DMA controller 308は、Transfer rule 309を参照する。Transfer rule309は、DMA controllerが有するメモリやレジスタに格納される。転送完了後、DMA controller 308は、Interrupt controller 310に転送完了を通知する。詳細は後述する。

Interrupt controller 310は、DMA controller 308から転送完了の通知を受信すると、割り込みを発生させてソフトウェア（CPU 106）に転送完了を通知する。

（データ処理装置の動作）
次に、図４～１１を用いて、CAN controller 110（111）の具体的な動作を説明する。まず、リセット時（電源投入時）、Pointer 304のHead pointerとTail pointerの両方が、Receive buffer 305の先頭アドレスにセットされるものとする。図４は、Receive handler 303の動作を示すフローチャートである。Receive handler 303は、メッセージを受信すると、Tail pointerで指示されるアドレスにメッセージを格納する（ステップS100）。メッセージ格納後、Tail pointerはインクリメントされる（ステップS101）。ステップS100とS101は、メッセージが受信されるたびに行われる。

図５は、具体例として、６個のメッセージを順に受信した時のReceive buffer 305、Head pointer、Tail pointerの状態を示している。Head pointerで示されるアドレスには、１番目のメッセージ（CAN ID 101、水温100度）が格納される。１番目のメッセージ格納後、Tail pointerは、Head pointerの１つ下に移動する（インクリメントされる）。２番目のメッセージ（CAN ID 201、ECU 2の診断結果）は、Tail pointerが示すアドレス、すなわちHead pointerの１つ下に格納される。以降、３～６番目のメッセージが図５で示されるようにReceive buffer 305に格納される。なお、CAN ID 101が付与されているメッセージは、水温センサから送信されたメッセージである。水温センサは、所定の時間間隔で水温情報を送信する。CAN ID 102が付与されているメッセージは、電圧モニタから送信されるものである。水温センサと同様に、電圧モニタは、所定の時間間隔で電圧値を送信する。ECUの診断結果のそれぞれは、対応するECUが生成、送信したものである。

次に、Trigger generator 307が転送開始トリガ信号を生成したときの、DMA controller 308の動作について説明する。ここでは、Trigger generator 307が、Timer 306の出力信号をベースに転送開始トリガ信号を生成するものとし、上述した６個のメッセージを受信した後に、Trigger generator 307が転送開始トリガ信号を生成したものとする。

図６は、転送開始トリガ信号を受信したときのDMA controller 308の動作を示すフローチャートである。まず、DMA controller 308は、受信したメッセージがあるかどうかを確認する（ステップS200）。受信したメッセージがある場合、DMA controller 308は、Receive buffer 305に格納されているメッセージをReceive buffer 200に転送する（ステップS201）。また、DMA controller 308は、Receive buffer 305に格納されているメッセージをReceive queue 201に転送する（ステップS202）。メッセージ転送完了後、Tail pointerが示すアドレスが、Head pointerにセットされる（ステップS203）。

図７は、Receive buffer 200への転送（ステップS201）の詳細動作を示すフローチャートである。まず、CAN ID informationがクリアされる（ステップS300）。CAN ID informationについては後述する。次に、DMA controller 308は、Receive buffer 305に格納されているメッセージを、Tail pointerが示すアドレスからHead pointerが示すアドレスまで順に読み出す（ステップS301）。

次に、DMA controller 308は、Transfer rule 309に基づいて、読み出したメッセージをReceive buffer 200へ転送するかどうかを判断する（ステップS302）。図８は、Transfer rule 309の具体例を示している。図８で示される通り、CAN ID 101と102が付与されたメッセージは、Receive buffer 200に転送するルールとなっている。また、CAN ID 201と202が付与されたメッセージは、Receive queue 201に転送するルールとなっている。

図７に戻って、DMA controller 308の動作を説明する。上述した通り、DMA controller 308は、Tail pointerが示すアドレスから順にメッセージを読み出す。従って、DMA controller 308は、６番目のメッセージ（CAN ID 201、ECU 4の診断結果）から順に読み出す。４番目のメッセージ（CAN ID 101、水温99度）がReceive buffer 200へ転送するメッセージであるため（ステップS302のY）、DMA controller 308は、４番目のメッセージのCAN ID 101が、CAN ID informationに登録されているかどうかを確認する（ステップS303）。CAN ID informationには何も登録されていないため（ステップS303のN）、DMA controller 308は４番目のメッセージをReceive buffer 200に転送し（ステップS303）、CAN ID 101をCAN ID informationに登録する（ステップS304）。DMA controller 308は、次に３番目のメッセージ（CAN ID 102、電圧12V）をReceive buffer 200へ転送するメッセージと判断する。CAN ID 102は、CAN ID informationに登録されていないため、DMA controller 308は、３番目のメッセージをReceive buffer 200に転送し、CAN ID 102をCAN ID informationに登録する。DMA controller 308は、次に１番目のメッセージ（CAN ID 101、水温100度）をReceive buffer 200へ転送するメッセージと判断する。ただし、CAN ID 101は、CAN ID informationに既に登録されているため、DMA controller 308は、１番目のメッセージはReceive buffer 200に転送しない（ステップS303のY）。

図９は、上述した転送の結果、Receive buffer 200に転送されたメッセージを示している。Receive buffer 200には、４番目のメッセージと３番目のメッセージが転送されている。ここで、１番目と４番目のメッセージに着目する。１番目と４番目のメッセージはどちらも、CAN IDが101であり、水温に関する情報である。しかしながら、Receive buffer 200には、４番目のメッセージしか転送されない。これは、Receive buffer 200には、時間とともに変化するセンサ情報のうち、最新のセンサ情報だけが転送されていることを意味する。CAN ID 102が付与されている電圧モニタについても同様である。

次に、Receive queue 201への転送（ステップS202）の詳細を説明する。図１０は、
Receive queue 201への転送の動作を示すフローチャートである。DMA controller 308は、Receive buffer 305に格納されているメッセージを、Tail pointerが示すアドレスからHead pointerが示すアドレスまで順に読み出す（ステップS400）。DMA controller 308は、読み出したメッセージをReceive queue 201に転送するかどうかを、Transfer rule 309に基づいて決定する（ステップS401）。図５、８の場合、DMA controller 308は、６番目、５番目、３番目のメッセージをReceive queue 201へ転送する（ステップS402）。

図１１は、上述した転送の結果、Receive queue 201に転送されたメッセージを示している。図１１で示される通り、Receive queue 201には、Transfer ruleで指定されたCAN IDを有するメッセージのすべてが転送される。これが、Receive buffer 200に転送されるメッセージとの違いである。ECUの診断結果などは、全メッセージが必要なものであるため、受信した全メッセージがReceive queue 201に転送される。

DMA controller 308は、Receive buffer 200、Receive queue 201へのメッセージ転送完了後、Interrupt controller 310に転送完了を通知する。Interrupt controller 310は、転送完了の通知を受信すると、割り込みを発生させて、ソフトウェア（CPU 160）に転送完了を通知する。

以上のDMA controller 308の動作は、Trigger generator 307から転送開始トリガ信号を受信する毎に行われる。なお、Trigger generator 307は、Timer 306の出力信号をベースに転送開始トリガ信号を生成するものとしたが、これに限られない。転送開始トリガ信号は、Receive handler 303の出力信号をベースに生成されてもよい。例えば、Receive handler 303が、所定数のメッセージを受信したときに、転送開始トリガ信号が生成されるようにしてもよい。あるいは、CPU 160で実行されているソフトウェアの指示に従って、転送開始トリガ信号が生成されるようにしてもよい。

以上のように、CAN controller 110は、Transfer rule 309に基づき、Receive buffer 200には、最新のメッセージだけを転送し、Receive queue 201にはすべてのメッセージを転送する。これにより、CPU 106の負荷とSystem bus 105のトラフィックを抑制することができる。

ここで更に、最新のセンサ情報だけを転送する技術について考察する。例えば、Receive buffer 305の代わりに、センサ情報（水温、電圧等）を受信する毎に、常にセンサ情報で上書きされるメモリ領域を設けることで、最新のセンサ情報だけを転送することが可能である。図５の場合、１番目のメッセージ（CAN ID 101、水温100度）は４番目のメッセージ（CAN ID 101、水温99度）で上書きされる。DMA controller 308は、メモリ領域に残っている４番目のメッセージをReceive buffer 200に転送することで、本実施の形態１と同様の結果が得られる。常にセンサ情報で上書きされるメモリ領域を設けるには、CAN ID毎にメモリ領域を分ける方法が考えられる。例えば、CAN ID 100専用のメモリ領域を設けることで、このメモリ領域には、CAN ID 100が付与された最新のメッセージのみが格納されることになる。しかしながら、この方法では、CAN ID毎にメモリ領域を設けなければならない。CANの規格では、CAN IDは11ビット（標準フォーマット）、または29ビット（拡張フォーマット）である。CAN ID毎にメモリ領域を設けると、多数のメモリ領域を設けなければならなくなり（メモリ容量の増大）、また、メモリ使用の非効率化（未使用、あるいはほとんど使用されないCAN IDがある場合など）を招いてしまう。一方、本実施の形態１では、このような問題を抑制することが可能となる。

（効果）
以上のように、本実施の形態１に係るデータ処理装置（ECU）1は、CAN controller 110を有し、CAN controller 110は、Transfer rule 309に基づいて、最新のCANメッセージをReceive buffer 200に転送するDMA controller 308を有する。これにより、CPU 106負荷とSystem bus 105のトラフィックを抑制することが可能となる。

［実施の形態２］
（データ処理装置の構成）
実施の形態２に係るデータ処理システム100は、図１と同様である。ただし、CAN controller 110と111が、CAN controller 110aと111aに置き換わる。図１２は、実施の形態２に係るCAN controller 110a（111a）のブロック図である。実施の形態１との違いは、Receive rule 311とReceive buffer 312が追加されていることである。

Receive handler 303aは、Receive rule 311とPointer 304aの指示に基づき、受信したメッセージをReceive buffer 305またはReceive buffer 312に格納する。Pointer 304aには、Receive buffer 305用のHead pointer 1とTail pointer 1、Receive buffer 312用のHead pointer 2とTail pointer 2がある。

（データ処理装置の動作）
次に、図１３～１５を用いて、CAN controller 110a（111a）の具体的な動作を説明する。図１３は、Receive rule 311の具体例を示している。図１３で示される通り、CAN ID 101と102が付与されているメッセージはReceive buffer 305に格納するルールとなっている。また、CAN ID 201と202が付与されたメッセージは、Receive buffer 312に格納するルールとなっている。図１４は、実施の形態１と同様に、６個のメッセージを順に受信した時のReceive buffer 305、Head pointer 1、Tail pointer 1、Receive buffer 312、Head pointer 2、Tail pointer 2の状態を示している。なお、Receive handler 303a、Head pointer 1、2、Tail pointer 1、2の基本的な動作は、実施の形態１で説明したReceive handler 303、Head pointer、Tail pointerと同様であるため、詳細は省略する。

DMA controller 308aは、Transfer rule 309aに基づいて、Receive buffer 305と312に格納されているメッセージをReceive buffer 200またはReceive queue 201に転送する。図１５は、Transfer rule 309aの具体例を示している。実施の形態１では、CAN ID毎に転送先を指定していたが、本実施の形態２では、転送元（Receive buffer 305または312）、転送先（Receive buffer 200またはReceive queue 201）、Trigger（TimerまたはOn receipt）が指定されている。図１５で示され通り、Receive buffer 305に格納されているメッセージ、すなわち、CAN ID 101、102が付与されたメッセージは、Timer 306の出力信号をトリガとしてReceive buffer 200に転送される。従って、DMA controller 308aは、実施の形態１と同様の動作で、CAN ID 101が付与されたメッセージのうち、最新のメッセージだけをReceive buffer 200に転送する。CAN ID 102が付与されたメッセージについても同様である。一方、Receive buffer 312に格納されているメッセージ、すなわち、CAN ID 201と202が付与されたメッセージは、受信時に、Receive queue 201に転送される。

上述した転送の結果、Receive buffer 200とReceive queue 201には、実施の形態１と同様のメッセージが転送される（図９、１１）。

（効果）
以上のように、本実施の形態２に係るデータ処理装置では、実施の形態１と同様の効果が得られる。更に、最新メッセージ処理用のReceive buffer 305と、全メッセージ処理用のReceive buffer 312とを分離したため、それぞれの転送開始トリガを分けられ、効率的なメッセージ転送が可能となる。

［実施の形態３］
（データ処理装置の構成）
実施の形態３に係るデータ処理システム100は、図１と同様である。ただし、Microcontroller 101が、Microcontroller 101aに置き換わる。図１６は、実施の形態３に係るMicrocontroller 101aのブロック図である。実施の形態１と違いは、複数のCPU 106a、106b、106c、複数のRAM 108a、108b、108c、Redundant operation circuit 116、Fast peripheral bus 117、Peripheral bus 118、Access controller 119～124である。

本実施の形態３では、Microcontroller 101a上で複数のVirtual machine（VM）が構成される。CPU 106aとRAM 108aによりVM 0が構成される。CPU 106bとRAM 108bによりVM 1が構成される。CPU 106cとRAM 108cによりVM 2が構成される。各VM上で、異なるOS（Operating System）が動作する。また、VM 0にはHyper visorが割り当てられる。なお、各VMはCPUとRAMだけで構成されるわけではない。本実施の形態３の特徴を説明するために、その他の構成要素（ROM等）は省略している。

Access controller 119～124は、リソースへのアクセス制御を行うものである。各VMは、それぞれの独立性のためFFT（Freedom From Interference）の保証が求められる。Access controller 119～124は、FFTを実現するための制御回路である。Access controller 119は、アクセス元のID（バスID）に基づいて、RAM 108aへのアクセスの許可／不許可を判定する。Access controller 120、121についても同様である。Access controller 122は、アクセス元のIDに基づいて、CAN controller 110へのアクセスの許可／不許可を判定する。Access controller 123は、アクセス元のIDに基づいて、Redundant operation circuit 116へのアクセスの許可／不許可を判定する。Access controller 124は、アクセス元のIDに基づいて、I/O 109へのアクセスの許可／不許可を判定する。

（データ処理装置の動作）
複数のVMが動作するMicrocontrollerでは、CAN controller 110が受信した１つのCANメッセージが複数のVMで使用されることがある。例えば、実施の形態１、２で説明した水温情報は、複数のVM上で動作する複数のアプリケーションプログラムで使用されることがある。このような状況に対応するため、本実施の形態３に係るCAN controller 110（DMA controller 308）は、１つのCANメッセージを複数のスレーブ回路（RAM 108a～108c、Ethernet controller 112、Redundant operation circuit 116、I/O 109）に転送する機能を有する。具体的には、DMA controller 308は、転送先のスレーブに対応するAccess controllerが許可するIDを転送メッセージに付与して転送を行う。例えば、VM 1とVM 2に１つのCANメッセージ（例：CAN ID 101、水温99度）を転送することを想定する。Access controller 119が許可するバスIDは、X、Zとする。Access controller 120が許可するバスIDは、Y、Zとする。この場合、DMA controller 308は、バスIDをZとしたCANメッセージをSystem bus 105に転送することで、VM 1とVM 2にCANメッセージを同時に転送することができる。なお、CAN controller 110によるCANメッセージの受信については、実施の形態１、２と同様であるため、説明は省略する。

１つのCANメッセージを複数のVMに転送する別の方法として、Hyper visorを使う方法が考えられる。この場合、DMA controller 308は、VM 1とVM 2に転送するメッセージを、一端、Hyper visor（VM 0）に転送する。そしてHyper visorは、受信したメッセージをVM 1とVM 2に２回に分けて転送する。しかしながら、この場合、CPU 106aの負荷が高くなり、また、転送が完了するまでのレイテンシが悪化してしまう。一方、本実施の形態３では、DMA controller 308が一度に複数のVMに転送できるため、このような問題を抑制することが可能となる。

ここで、更に、Redundant operation circuit 116について説明する。Redundant operation circuit 116は、CRC（Cyclic Redundancy Check）などの冗長コードや、CMAC（Cipher-based Message Authentication Code）の演算を行う回路である。通信の安全性を高めるために、CAN通信メッセージにCRCやCMACが付与されることがある。CAN controller 110は、CRCやCMACが付与されたCANメッセージを受信した場合は、Redundant operation circuit 116にCRCやCMACが付与されたCANメッセージを転送する。Redundant operation circuit 116は、転送されたメッセージを基に、CRCやCMACの演算を行い、演算結果をCAN controller 110に送信する。CAN controller 110は、受信した演算結果を基に、受信したCANメッセージの正しさ、安全性を判定することができる。

上述した通り、CAN controller 110（DMA controller 308）は、１つのCANメッセージを複数のスレーブに転送することができる。例えば、CRCが付与されたCANメッセージをVM 1に転送することを想定する。Access controller 123が許可するバスIDは、X、Yとする。この場合、DMA controller 308は、バスIDをXとしたCRC付きのCANメッセージをSystem bus 105とPeripheral bus 118に送信することで、CRC付きのCANメッセージをVM 1とRedundant operation circuit 116に転送することができる。Redundant operation circuit 116は、転送されたメッセージを基に、CRCの演算を行い、演算結果をCAN controller 110に送信する。CAN controller 110は、受信した演算結果を基に、CRC付きのCANメッセージの正しさを判定する。すなわち、CAN controller 110は、受信したCRC付きのCANメッセージをVM 1へ転送しつつ、受信したCRC付きのCANメッセージのCRCチェックを行うことが可能となる。CRC演算は、転送先のVM 1（CPU 106b）で行うことも可能だが、この場合、CPU負荷と処理時間が増大してしまう。本実施の形態３では、このような問題を抑制することが可能となる。

最後にI/O 109について説明する。例えば、I/O 109に、外付けのFlashメモリが接続されているとする。通信ログを外付けのFlashメモリに格納するといったことが行われる。この場合、CAN controller 110は、CANメッセージをEthernet controller経由でEthernetに転送しつつ、通信ログをI/O 109に経由でFlashメモリに送信することが可能となる。

（効果）
以上のように、本実施の形態３に係るデータ処理装置では、実施の形態１と２と同様の効果が得られる。更に、CAN controller 110は、１つのCANメッセージを複数のスレーブに転送することにより、転送に伴う処理時間の増大を抑制することが可能となる。

［実施の形態４］
（データ処理装置の構成）
実施の形態４に係るデータ処理システム100は、図１と同様である。ただし、CAN controller 110と111が、CAN controller 110bと111bに置き換わる。図１７は、本実施の形態４に係るCAN controller 110b（111b）のブロック図である。実施の形態１、２との違いは、DMA controller 308bである。DMA controller 308bは、Protocol translator 400を有する。

Protocol translator 400は、通信プロトコルの変換を行うものである。Protocol translator 400は、CAN、CAN FD、CAN XL、AVTP（Audio Video Transport Protocol。IEEE1722で規格化）相互のプロトコル変換を行う。プロトコル変換は、CAN、CAN FD、CAN XL、AVTPそれぞれのフォーマットで対応するビットを予め決めておけばよい。
（データ処理装置の動作）

CAN controller 110b（111b）の基本的な動作は実施の形態１、２と同様である。ただし、DMA controller 308bの動作が実施の形態１、２と異なる。DMA controller 308bは、Transfer rule 309bに基づき、受信したCANメッセージを指定されたプロトコルに変換し、変換されたメッセージをReceive buffer 200あるいはReceive queue201に転送する。

図１８は、Transfer rule 309bの具体例である。図１８で示される通り、Receive buffer 305に格納されているCAN FDメッセージは、Protocol translator 400によりAVTPフォーマットに変換され、変換されたメッセージがReceive buffer 200に転送される。また、Receive buffer 312に格納されているCAN FDメッセージは、Protocol translator 400によりCAN XLフォーマットに変換され、変換されたメッセージがReceive queue 201に転送される。なお、プロトコル変換以外の、CAN/CAN FD/CAN XLメッセージの受信と転送については、実施の形態２と同様であるため、詳細は省略する。

図１９は、CAN 2.0B（standard ID）、CAN FD、CAN XLそれぞれのフォーマットを示している。CAN protocol engine 300がそれぞれのフォーマットを判定する。具体的には、CAN 2.0BとCAN FDの区別は、FDFビットがDominant（CAN）かRecessive（CAN FD）で判定される。また、CAN FDとCAN XLの区別は、FDFビットの次がresビットかXLFビットかで判定される。判定結果は、Receive handler 303aとDMA controllerに送られ、プロトコル変換時に使われる。

AVTPフォーマットは、CAN 2.0BまたはCAN FD（場合によってはCAN XL）で受信した小さなサイズのペイロードを、より大きなサイズのペイロードの通信が可能なEthernetまたはCAN XLで送信する場合に用いられる。これは、複数の小さなサイズのペイロードを連結してAVTPフォーマットのペイロードに変換し、AVTPフォーマットのペイロードをEthernetまたはCAN XLフォーマットに埋め込むことで実現できる。

上述したプロトコル変換をCPU 106で実行する場合は、CPU負荷が増大する。更に、複数のペイロードをCPUで連結する場合には、複数のペイロードをDMA controller 308bからSystem bus 105経由でRAM 108に転送しなければならないため、System bus 105のトラフィックが増大する。本実施の形態４では、CPU負荷とSystem busのトラフィックの増大を抑制することが可能となる。

（効果）
以上のように、本実施の形態４に係るデータ処理装置では、実施の形態１、２と同様の効果が得られる。更に、プロトコル変換をCAN controller内部で行うため、プロトコル変換に伴うCPU負荷とSystem busのトラフィックの増大を抑制することが可能となる。

なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。

１、２、３、４、５、６、７ ＥＣＵ
１００ データ処理システム
１０１、１０１ａ Microcontroller
１０２ CAN XL Transceiver
１０３ CAN Transceiver
１０４ Ethernet PHY
１０５ System bus
１０６、１０６ａ、１０６ｂ、１０６ｃ CPU
１０７ ROM
１０８、１０８ａ、１０８ｂ、１０８ｃ RAM
１０９ I/O
１１０、１１０ａ、１１０ｂ、１１１、１１１ａ、１１１ｂ CAN controller
１１２ Ethernet controller
１１３ CAN XL bus
１１４ CAN bus
１１５ Ethernet switch
１１６ Redundant operation circuit
１１７ Fast peripheral bus
１１８ Peripheral bus
１１９、１２０、１２１、１２２、１２３、１２４ Access controller
２００ Receive buffer
２０１ Receive queue
３００ CAN protocol engine
３０１ SEND handler
３０２ Send buffer
３０３、３０３ａ Receive handler
３０４、３０４ａ Pointer
３０５、３１２ Receive buffer
３０６ Timer
３０７ Trigger generator
３０８、３０８ａ、３０８ｂ DMA controller
３０９、３０９ａ、３０９ｂ Transfer rule
３１０ Interrupt controller
３１１ Receive rule
４００ Protocol translator
ＶＭ０、ＶＭ１、ＶＭ２ Virtual machine

Claims (20)

1. 第１のＣＰＵ（Central Processing Unit）と、
   第１のメモリと、
   ＣＡＮ（Controller Area Network）コントローラと、
   前記第１のＣＰＵと前記第１のメモリと前記ＣＡＮコントローラが接続されるシステムバスと、を備え、
   前記ＣＡＮコントローラは、
   異なるＩＤをそれぞれ有する複数のメッセージを格納する受信バッファと、
   前記受信バッファに格納され、第１のＩＤを有するメッセージの中で最新のメッセージを選択し、選択された最新のメッセージを前記第１のメモリに転送するＤＭＡ（Direct Memory Access）コントローラと、を備え、
   前記メッセージは、ＣＡＮ、ＣＡＮ ＦＤまたはＣＡＮ ＸＬのメッセージである、データ処理装置。
2. 前記ＤＭＡコントローラは、前記受信バッファに格納され、第２のＩＤを有するメッセージを前記第１のメモリに転送する、請求項１に記載のデータ処理装置。
3. 前記第１のメモリは、第１のメモリ領域と第２のメモリ領域を有し、
   前記第１のＩＤを有する最新のメッセージは、前記第１のメモリ領域に転送され、前記第２のＩＤを有するメッセージは、前記第２のメモリ領域に転送される、請求項２に記載のデータ処理装置。
4. 前記ＣＡＮコントローラは、更に先頭ポインタと末尾ポインタとを備え、
   前記複数のメッセージは、前記先頭ポインタが示す前記受信バッファの先頭アドレスから、前記末尾ポインタが示す前記受信バッファの末尾アドレスまで受信順に格納され、
   前記ＤＭＡコントローラは、前記末尾ポインタから前記先頭ポインタに向けて、前記第１のＩＤを有するメッセージを検索することで、前記最新のメッセージを選択する、請求項３に記載のデータ処理装置。
5. 前記末尾ポインタは、メッセージを受信する毎にインクリメントされ、
   前記先頭ポインタは、前記ＤＭＡコントローラによる転送が完了後、前記末尾ポインタが示すアドレスと変更される、請求項４に記載のデータ処理装置。
6. 前記受信バッファは、前記第１のＩＤを有するメッセージが格納される第３のメモリ領域と、前記第２のＩＤを有するメッセージが格納される第４のメモリ領域と、を有する請求項４に記載のデータ処理装置。
7. 前記ＣＡＮコントローラは、更にトリガ生成器を備え、
   前記ＤＭＡコントローラは、前記トリガ生成器の指示に基づいて前記転送を行う、請求項４に記載のデータ処理装置。
8. スレーブ回路と、
   前記第１のメモリへのアクセスを制御する第１のアクセスコントローラと、
   前記スレーブ回路へのアクセスを制御する第２のアクセスコントローラと、を更に備え、
   前記ＤＭＡコントローラは、前記最新のメッセージを転送するとき、前記第１のアクセスコントローラと前記第２のアクセスコントローラがアクセスを許可する転送メッセージを生成する、請求項１に記載のデータ処理装置。
9. 前記スレーブ回路は、第２のメモリ、冗長演算回路、I/Oのうちの１つである、請求項８に記載のデータ処理装置。
10. 第２のＣＰＵを更に備え、
    前記スレーブ回路は第２のメモリであり、
    前記第１のＣＰＵと前記第２のＣＰＵと前記第１のメモリと前記第２のメモリとで、仮想マシンが構成される、請求項８に記載のデータ処理装置。
11. 前記ＤＭＡコントローラは、更にプロトコル変換器を備え、
    前記プロトコル変換器は、受信したメッセージを、ＣＡＮ ＦＤ、ＣＡＮ ＸＬ、ＡＶＴＰのうちの１つのフォーマットに変換する、請求項１に記載のデータ処理装置。
12. 第１のデータ処理装置と、
    第２のデータ処理装置と、
    前記第１のデータ処理装置と前記第２のデータ処理装置を接続するバスと、を備え、
    前記第１のデータ処理装置は、
    第１のＣＰＵ（Central Processing Unit）と、
    第１のメモリと、
    ＣＡＮ（Controller Area Network）コントローラと、
    前記第１のＣＰＵと前記第１のメモリと前記ＣＡＮコントローラが接続されるシステムバスと、を備え、
    前記ＣＡＮコントローラは、
    異なるＩＤをそれぞれ有する複数のメッセージを格納する受信バッファと、
    前記受信バッファに格納され、第１のＩＤを有するメッセージの中で最新のメッセージを選択し、選択された最新のメッセージを前記第１のメモリに転送するＤＭＡ（Direct Memory Access）コントローラと、を備え、
    前記メッセージは、ＣＡＮ、ＣＡＮ ＦＤまたはＣＡＮ ＸＬのメッセージであり、
    前記バスは、ＣＡＮ、ＣＡＮ ＦＤまたはＣＡＮ ＸＬのバスである、
    データ処理システム。
13. 前記ＤＭＡコントローラは、前記受信バッファに格納され、第２のＩＤを有するメッセージを前記第１のメモリに転送する、請求項１２に記載のデータ処理システム。
14. 前記第１のメモリは、第１のメモリ領域と第２のメモリ領域を有し、
    前記第１のＩＤを有する最新のメッセージは、前記第１のメモリ領域に転送され、前記第２のＩＤを有するメッセージは、前記第２のメモリ領域に転送される、請求項１３に記載のデータ処理システム。
15. 前記ＣＡＮコントローラは、更に先頭ポインタと末尾ポインタとを備え、
    前記複数のメッセージは、前記先頭ポインタが示す前記受信バッファの先頭アドレスから、前記末尾ポインタが示す前記受信バッファの末尾アドレスまで受信順に格納され、
    前記ＤＭＡコントローラは、前記末尾ポインタから前記先頭ポインタに向けて、前記第１のＩＤを有するメッセージを検索することで、前記最新のメッセージを選択する、請求項１４に記載のデータ処理システム。
16. 前記受信バッファは、前記第１のＩＤを有するメッセージが格納される第３のメモリ領域と、前記第２のＩＤを有するメッセージが格納される第４のメモリ領域と、を有する請求項１５に記載のデータ処理システム。
17. スレーブ回路と、
    前記第１のメモリへのアクセスを制御する第１のアクセスコントローラと、
    前記スレーブ回路へのアクセスを制御する第２のアクセスコントローラと、を更に備え、
    前記ＤＭＡコントローラは、前記最新のメッセージを転送するとき、前記第１のアクセスコントローラと前記第２のアクセスコントローラがアクセスを許可する転送メッセージを生成する、請求項１２に記載のデータ処理システム。
18. 前記スレーブ回路は、第２のメモリ、冗長演算回路、I/Oのうちの１つである、請求項１７に記載のデータ処理システム。
19. 第２のＣＰＵを更に備え、
    前記スレーブ回路は第２のメモリであり、
    前記第１のＣＰＵと前記第２のＣＰＵと前記第１のメモリと前記第２のメモリとで、仮想マシンが構成される、請求項１７に記載のデータ処理システム。
20. 前記ＤＭＡコントローラは、更にプロトコル変換器を備え、
    前記プロトコル変換器は、受信したメッセージを、ＣＡＮ ＦＤ、ＣＡＮ ＸＬ、ＡＶＴＰのうちの１つのフォーマットに変換する、請求項１２に記載のデータ処理システム。

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