JP2001325212A

JP2001325212A - マルチプロセッサシステムにおけるソースプロセッサから宛先プロセッサにデータブロックを送信する方法と装置

Info

Publication number: JP2001325212A
Application number: JP2001092257A
Authority: JP
Inventors: Bohdan Lew Bodnar; ルーボドナーボーダン; Neil Jerome Romy; ジェロームロミーニール
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 2000-03-30
Filing date: 2001-03-28
Publication date: 2001-11-22
Also published as: EP1139228A2; KR20010095103A

Abstract

(57)【要約】（修正有）【課題】マルチプロセッサシステムのソースプロセッ
サと宛先プロセッサとの間で、データブロックを送信す
る方法と装置を提供する。【解決手段】インテリジェントバス相互接続装置（Ｉ
ＢＩＵ）が、自動装置として働き、ソースプロセッサに
より与えられた制御ブロックを用いてソースプロセッサ
からのインストラクションを受領し、このインストラク
ションを宛先プロセッサに与える。ＩＢＩＵは、関連す
る制御ブロックのコンテンツにより記述されたデータブ
ロックの情報を受領し、そしてこのデータブロックをそ
れに関連する制御ブロックと共に宛先プロセッサに送
る。データブロックは、複数の優先度のレベルのうちの
いずれかの１つを用いて送信される。データブロックを
送信するプロセスは一連のサブブロックを送信するプロ
セスに分解される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムにおける複数のプロセッサを相互に接続する方
法と装置に関する。

【０００２】

【従来の技術】本発明のシステムは、全てのプロセッサ
によりアクセス可能な共用メモリあるいは中央バスを使
用せずに動作する。マルチプロセッサシステムにおいて
は、あるプロセッサのメモリから別のプロセッサのメモ
リに、情報ブロックを転送する必要がしばしば生じる。
共用メモリあるいは中央バスを利用しないことにより、
アクセス処理により影響されるプロセッサは、情報を伝
送することによる長い相互作用の影響を受けず、システ
ムの効率を大幅に上げることができる。

【０００３】あるプロセッサから別のプロセッサに情報
ブロックを伝送する一般的な構成は、送信側プロセッサ
と受信側プロセッサによりアクセス可能な共用メモリあ
るいは中央バスを用いることである。これらの各構成は
ある種の問題点を有し、そしてそれを本発明により解決
できる。

【０００４】共用メモリを使用する際の問題点は、付属
の装置がない場合には、あるプロセッサが共用メモリを
使用しているときには、別のプロセッサはそのメモリに
アクセスすることができない点である。これにより、使
用が拒否されたプロセッサは、共用メモリへのアクセス
が許可されるまで、自己のタスクの完了をすることがで
きない。さらにまた使用を拒否されているプロセッサに
より発生した待ち状態は、好ましくないメッセージ遅延
をさらにまた遅延させてしまう。

【０００５】中央バスを使用することに伴う問題点は、
中央バスを使用しているデバイスは、アクセスに対し待
ち状態にいなければならない点である。これは、共用メ
モリを使用することと同様、この待ち状態により、さら
に追加的なメッセージ遅延を引き起こし、待ち状態にあ
るプロセッサを停止させる。さらに重い負荷状態におい
ては、中央バスは十分なバンド幅を提供できず、中央バ
スを共用する全てのプロセッサにより転送されるデータ
の全てをサポートすることができない。これにより再び
ブロック状態および待ち状態が発生し、負荷が中央バス
のバンド幅以下となるまで、さらに余分でかつ不要なメ
ッセージ遅延が発生する。

【０００６】上記の問題点は、ＦＩＦＯバッファを採用
して、送信された情報を受信側プロセッサが読み込むこ
とができるようになるまで、そして選択的事項として受
信側メモリに記憶されるまで、この送信された情報を記
憶することにより一部は解決することができる。複数の
ＦＩＦＯバッファのそれぞれは、入力プロセッサから入
力バスを介して入力情報を受領する。そしてそれ以降、
各複数のＦＩＦＯバッファは、受信側プロセッサにより
読み込まれた情報を有する。これにより送信側プロセッ
サをブロックする問題を解決できるが、依然としていく
つかの問題は残りあるいはこの構成の結果として別の問
題が発生する。第１の問題点は、メッセージの送信の完
了の前に、低優先度のメッセージの送信を一時的に中断
して、高優先度のメッセージを送信するという面倒さで
ある。第２の問題点は、受信側プロセッサは、ＦＩＦＯ
が受信側プロセッサ用の情報を含んでいると決定するた
めに、ＦＩＦＯあるいはＦＩＦＯ状態レジスタをポーリ
ングしなければならない点である。あるいは、ＦＩＦＯ
構成は、受信側プロセッサに対し中断指令を発しなけれ
ばならない点である。

【０００７】第３の問題点は、ポーリングベースあるい
は中断ベースの構成が使用されているか否かに関わら
ず、受信側プロセッサは、ＦＩＦＯの出力からデータを
読み出さなければならず、そしてこのデータを処理する
かあるいはこのデータをメモリに転送するかしなければ
ならない点である。このような操作は、さらにメッセー
ジを受信側プロセッサが同一のＦＩＦＯを介して受信す
る前にとらなければならない。さらにまた、複数の優先
度のＦＩＦＯを用いない場合には、メッセージを受信し
ないことは、より高い優先度のメッセージを受信しない
ことを意味する。複数の優先度を有するＦＩＦＯを用い
た場合には、このような操作をとらないと、その優先レ
ベルのメッセージを受信することができなくなる。第４
の問題点は、マルチキャスティングすることが、すなわ
ち特定のメッセージを複数の受信側プロセッサに送信す
ることが困難な点である。複数の受信側メッセージ用
に、複数のＦＩＦＯのそれぞれにメッセージを順番に書
き込むことによりメッセージを送信する簡単な構成は、
非効率的で送信速度が遅くなる。

【０００８】米国特許第４５４３６２７号に開示された
従来構成においては、プロセッサインタフェース装置
が、送信側プロセッサと各複数の受信側プロセッサとの
間に配置され、各受信側プロセッサが別々の場所に接続
されるか、あるいはこの別々の場所にそれぞれ接続され
た複数のプロセッサのハブに接続される。この構成で
は、インタリーブされた方法で複数の優先度のメッセー
ジを送信する問題は解決できず、またアクセスバスを共
用する複数のプロセッサの問題も解決できない。さらに
また、送信側プロセッサはメッセージの長さを知ってい
る必要もある。

【０００９】

【発明が解決しようとする課題】したがって従来の構成
は、マルチプロセッサシステムの複数のプロセッサ（こ
れらの複数のプロセッサが少なくとも１本のバスあるい
は共用メモリを共有する）の間で、様々な優先度を有す
るメッセージを大量に送信できる効率的な方法は開示さ
れていない。従って、本発明の目的は、様々な優先度を
有するメッセージを大量に送信できる効率的な方法を提
供することである。

【００１０】

【課題を解決するための手段】本発明によれば、インテ
リジェントバス相互接続装置（intelligent bus interc
onnnect unit：ＩＢＩＵ）は、自動構成要素として機能
し、ソースプロセッサにより与えられる制御ブロックを
用いて、ソースプロセッサからインストラクションを受
領し、そしてこのインストラクションを宛先プロセッサ
に送り、そしてソースプロセッサと宛先プロセッサの少
なくとも一方のプロセッサが、他のプロセッサおよび／
または共用メモリと、メモリアクセスを共用する。その
後、インテリジェントバス相互接続装置は、ソースプロ
セッサから関連する制御ブロックにより記述されたデー
タブロックを受領し、このデータブロックとその関連制
御ブロックを宛先プロセッサに送る。インストラクショ
ンは、メッセージの優先レベルを規定し、高優先レベル
のメッセージは、低優先レベルのメッセージの送信を中
断させる。ソースプロセッサは、インテリジェントバス
相互接続装置に小さな制御ブロックのコンテンツを介し
て、要求されたメッセージ伝送アクションを記述し、そ
してインテリジェントバス相互接続装置は、宛先プロセ
ッサにこの同じコンパクトな形式で同一の詳細情報を通
知することができる。

【００１１】本発明の一実施例によれば、データブロッ
クは、出力バス上の選択された複数のプロセッサにマル
チキャスティングされる。このマルチキャスティングメ
ッセージは、ＩＢＩＵに送信されると、並列あるいは直
列の選択された複数の受信側プロセッサで受け入れられ
る。好ましいことにこの構成は、マルチキャスティング
機能を実行する効率的な方法である。

【００１２】本発明の一実施例においては、送信状態
（送信完了あるいは送信エラー）は、インテリジェント
バス相互接続装置により決定され、ソースプロセッサに
戻され、必要によっては宛先プロセッサにも送られる。
この構成により再伝送を要求する効率的な方法が得られ
る、あるいはソースプロセッサに対しデータブロック伝
送が完了したことを通知できる。本発明により受領確認
転送あるいは受領未確認転送の両方が可能となる。

【００１３】本発明の一実施例によれば、ソースプロセ
ッサは、メッセージが送信されるべき宛先プロセッサの
宛先アドレスを知っている。初期化プロセスにおいて
は、既知（デフォルト）のアドレスが宛先アドレスとし
て用いられる。その後、各ブロック転送に続いて受領確
認、あるいはある時間の経過後、新たなアドレスがソー
スプロセッサから取り出される。この構成により各デー
タブロックを伝送するために適宜のエリアを見いだすた
めに、２つのプロセッサ間のネゴシエーションプロセス
を回避できる。

【００１４】別法として、ソースプロセッサと宛先プロ
セッサとの間のネゴシエーションを用いて、データブロ
ックが送信されるアドレスを割り当てる。このような構
成により、受信バッファサイズのダイナミックな調整が
可能となる。

【００１５】本発明の一実施例によれば、マスターＣＰ
Ｕは、メッセージを複数の周辺制御用ＣＰＵに送る。本
発明の構成により、制御メッセージを周辺制御用ＣＰＵ
に送る際に、マスターＣＰＵのオーバーヘッドを最小に
できる。このようなオーバーヘッドの減少により、ある
プロセッサから別のプロセッサに情報を送信する行為
（act）は、送信側がメッセージの伝送を活性的にモニ
タしたり、あるいは連続的に関係することを必要とせ
ず、この行為はＩＢＩＵにより行われる。送信側プロセ
ッサは、メッセージ伝送メカニズムの設定と、メッセー
ジが送信されたか、あるいは送信が失敗したかの通知を
受領することだけに関連する。受信側においては、受信
側プロセッサのアクティビティは、新たなメッセージが
到達した通知を受領することから成り立っている。さら
にまた、信頼できる伝送を送信側プロセッサが要求し、
そしてメッセージの伝送が失敗した場合には、受信側プ
ロセッサは、このメッセージの伝送を試みたことは通知
されない。

【００１６】本発明の他のアプリケーションにおいて
は、ＩＢＩＵは、大きなインターネットプロトコル（Ｉ
Ｐ）ルータの中央ルーティングデータベースから、個々
のＩＰパケットのルーティング機能を実行する、個々の
ラインカードへのルーティング更新情報を送信するため
に用いられる。頻繁にＩＰルータ更新メッセージを更新
するためのオーバーヘッドは、この種類のシステムとし
ては最小となる。

【００１７】

【発明の実施の形態】図１は、ソースプロセッサから宛
先プロセッサへのメッセージの伝送の１つの方向を示す
ブロック図である。本明細書で使用される用語「プロセ
ッサ」は、ＣＰＵおよびこのＣＰＵに関連するＲＡＭメ
モリとを有する。さらに複数のＣＰＵにアクセス可能
な、通常大きなＲＡＭも有する。この場合、プロセッサ
１０とＲＡＭ１１を有するプロセッサが、メッセージを
プロセッサ１２とＲＡＭ１３を有するプロセッサに送る
ことを試みる。ＲＡＭ１１はバス５０を介して例えばイ
ンテリジェントバス相互接続装置（ＩＢＩＵ）１に接続
された入力バスに接続され、このバス５０がＲＡＭ１３
に接続されたバス５２に出力を与える。インテリジェン
トバス相互接続装置（ＩＢＩＵ）１は、ＩＢＩＵの動作
を制御する制御装置２と、バス５０の出力を通り、複数
のＦＩＦＯ待ち行列の１つに送信するディマルチプレク
サ（マルチプレクサ／ディマルチプレクサ）３を有す
る。ＩＢＩＵは少なくとも２つのＦＩＦＯ、すなわち高
優先度メッセージのＦＩＦＯである高優先度ＦＩＦＯ４
と、低優先度メッセージである低優先度ＦＩＦＯ５を有
する。さらに中間の優先メッセージＦＩＦＯをＩＢＩＵ
１に追加することも可能である。

【００１８】ＦＩＦＯの出力は、ＤＭＡコントローラ６
に与えられ、そしてメッセージをバス５２に送信し、か
つ宛先プロセッサメモリのどのメモリに特定のメッセー
ジがルーティングされるか、そしてメッセージの連続す
るバイトを宛先ＲＡＭの連続バイトにローディングする
アドレスのシーケンスを制御する。ＤＭＡコノトローラ
６は信号を宛先バスのアービタ（図示せず）に送り、Ｒ
ＡＭを捕獲し、ＲＡＭにローディング（記憶）し、そし
てＲＡＭを解放する。

【００１９】ＤＭＡコントローラはバス５３に接続さ
れ、そしてこのバス５３がＲＡＭ１５を含む別のプロセ
ッサ１４に接続されている。さらにまた、バス５２はＲ
ＡＭ１７を含む別のプロセッサ１６に接続され、そして
大きなＲＡＭ１８に接続され、これはプロセッサ１２と
プロセッサ１６にアクセス可能である。かくしてＤＭＡ
コントローラ６は、複数のプロセッサにより共用される
バスにアクセスでき、かつ複数のバスにアクセスでき
る。

【００２０】制御装置２は３個のＦＩＦＯにアクセスす
る。すなわち、この３個のＦＩＦＯは、ソースプロセッ
サからのコマンドを受け入れるコマンドＦＩＦＯ２１
と、ＩＢＩＵからソースプロセッサに応答を送る応答Ｆ
ＩＦＯ２２と、宛先プロセッサに対しブロックがそのプ
ロセッサに転送されることを通知する完了ジョブＦＩＦ
Ｏ２３である。

【００２１】マルチキャスト、すなわちブロードキャス
トブロック転送の場合には、ＩＢＩＵは、ソースプロセ
ッサからブロックを受領し、このブロックを順番にマル
チキャストアドレス、あるいはブロードキャストアドレ
スにより特定された宛先プロセッサに送る。

【００２２】本発明の重要な要点は、メッセージ伝送の
設定を制御するための制御ブロックの使用である。プロ
セッサ１０とＲＡＭ１１からなるプロセッサが、メッセ
ージをプロセッサ１２とＲＡＭ１３からなるプロセッサ
に送信する場合には、それはデータブロック３２を送信
するよう制御ブロック３０を整える。この制御ブロック
は、データブロックの長さ３６と、優先度３７と、デー
タブロックが記憶されるべき宛先アドレス３８（これは
このアドレスが見いだされるべきプロセッサの識別子）
と、このブロックの情報の転送状態３９を特定する情報
を含む。状態は、伝送が完了したか否かを表し、伝送が
完了し、高信頼性が必要とされるメッセージのある場合
には、エラーが存在しない否かを表す。高信頼性のメッ
セージに対しては、ブロックは「サブブロック」と称す
る量で送信される。

【００２３】本発明の一実施例においては、ブロック全
体は、適宜の優先度のＦＩＦＯにローディング（記憶）
され、サブブロックの形式で宛先プロセッサに送られ
る。各サブブロックが送信された後、このサブブロック
は受信側プロセッサからＩＢＩＵで読み出され、そして
呼び出されたサブブロックが送信側のＦＩＦＯに記憶さ
れたものと一致すると、次のサブブロックの伝送が始ま
る。一致しない場合には、受信側プロセッサと送信側プ
ロセッサには、この送信が失敗したことが通知される。
マルチキャトあるいはブロードキャストメッセージに対
しては、制御ブロック３０へのアペンディックスは、情
報が送信されるべきマルチキャト／ブロードキャストア
ドレスを含む（ブロック４０）。

【００２４】インテリジェントバス相互接続装置（ＩＢ
ＩＵ）１の様々なブロックを使用することは、メッセー
ジを送信するプロセスを記述する図２−５を用いて理解
することができる。この場合メッセージは、プロセッサ
（ソースプロセッサ）１０からプロセッサ（宛先プロセ
ッサ）１２に送信されるものとする。このプロセスは、
ソースプロセッサがメッセージの蓄積を完了したときに
開始する（ステップ２０１）。ソースプロセッサ１０は
メッセージに対し制御ブロックを作成する（ステップ２
０３）。テストステップ２０５を用いて、ＩＢＩＵがコ
マンドを受け入れることができるか否かを決定する。一
般的にこのテストは、ＩＢＩＵのコマンドＦＩＦＯに空
きメモりが存在するか否かを見るためのテストである。
ＩＢＩＵがコマンドを受領できないときには、ソースプ
ロセッサは再度トライするよう待機して（ステップ２０
７）、その後テストステップ２０５を繰り返す。本発明
の実施例においては、送信側プロセッサとＦＩＦＯとの
間の比較は必要ではない。他の実施例においてはこの比
較プロセスを実行することもできる。

【００２５】ＩＢＩＵがコマンドを受け入れることがで
きた場合には、制御ブロックのアドレスはＩＢＩＵのコ
マンドＦＩＦＯに書き込まれる（ステップ２１１）。Ｉ
ＢＩＵはその後、ソースプロセッサからのデータブロッ
クを適宜の優先度のＦＩＦＯにコピーする（ステップ２
１３）。高優先度のメッセージは、高優先度ＦＩＦＯに
行き、低優先度のメッセージは低優先のＦＩＦＯに行
き、他のものは複数の中間優先度のＦＩＦＯの１つに行
く。テストステップ２１５を用いて、ＦＩＦＯがオーバ
ーフローしているか否かを決定する。オーバーフローし
ていない場合には、テストステップ２１７を用いて高優
先度のコピーが進行中であるか否かを決定する。高優先
度のコピーが進行中の場合には、テストステップ２１９
を用いてソースプロセッサは新たなコマンドをコマンド
ＦＩＦＯに書き込んだか否かを決定する。書き込んでい
ない場合には、テストステップ２１７は、これ以上の高
優先コピーが進行中でなくなるまで繰り返す。新たなコ
マンドが書き込まれた場合には、ステップ２１１が新た
なメッセージを取りに行く。

【００２６】高優先度のコピーが進行中でない場合に
は、テストステップ２１７のテスト結果がＮＯ（否定
的）の場合には、テストステップ３０１を用いて低優先
度のコピーが進行中であるか否かを決定する。進行中の
場合には、ＩＢＩＵは、コピー動作を終了するために、
サブブロックを待つ（ステップ３０３）。そして低優先
度の作業を中止する（ステップ３０５）。その後ステッ
プ２０５に続いて、あるいはテストステップ３０１のテ
スト結果がＮＯ（すなわち、低優先度のコピーが進行中
ではない）に続いてステップ３０７に入る。ステップ３
０７は、ＩＢＩＵから宛先ＲＡＭへサブブロックを動か
す。

【００２７】テストステップ３０９を用いて、信頼性が
必要とされる伝送が要求されているか否かを決定する。
要求されている場合には、図４について以下の動作が実
行され（ステップ４１１から始まる）、そしてメッセー
ジはサブブロックの形式で送信される。信頼性が必要と
される伝送がこのブロックに対して要求されていない場
合には、テストステップ３１１を用いて完全なブロック
のコピーが行われたか否かを決定する。完全なブロック
がコピーされた場合には、図５の動作が行われる。完全
なブロックがコピーされなかった場合には、テストステ
ップ３１３を用いて、高優先度の作業が要求されたか否
かを決定する。高優先度の作業が要求されている場合に
は、現ブロックのコピーを中止する。ステップ３１５、
あるいはテストステップ３１３のＮＯのテスト結果に続
いて、サブブロックを宛先プロセッサに移すためのステ
ップ３０７が再度行われる。言い換えると、伝送が先取
りされる、すなわち優先度のベースで行われる。

【００２８】この実施例においては、高優先度の作業が
開始する前に、サブブロックの伝送が完了する（ステッ
プ３０３を参照のこと）。他の実施例においては、低優
先度のブロックの伝送は、バイト、あるいはワードの伝
送の後中止される。この種の構成は、高優先度のリクエ
ストのハードウェアによる検出が必要とされる。

【００２９】図４は、データＦＩＦＯがオーバーフロー
した場合（ステップ４０１）、あるいは信頼性が必要と
される伝送がこのメッセージに対し必要とされた場合
（ステップ４１１）に行われる動作に関する。ＦＩＦＯ
がオーバーフローしている場合には、ソースプロセッサ
の制御ブロックの状態部分は、データＦＩＦＯに空きメ
モリが存在しないことを表す「失敗」がマークされる。
制御ブロックのアドレスは、応答ＦＩＦＯに書き込まれ
る（ステップ４０３）。その後ソースプロセッサは中断
され（ステップ４０５）、応答ＦＩＦＯのエントリーは
ソースプロセッサがそれを読み出したときにクリアされ
る（ステップ４０７）。これはこのプロセスの終了であ
る（ステップ４０９）。

【００３０】信頼性が要求される伝送が要求された場合
には、サブブロックは宛先プロセッサから読み出され、
ＦＩＦＯのコンテンツと比較される（ステップ４１
１）。テストステップ４１３を用いて、２つのサブブロ
ックがマッチするか否かが決定される。マッチする場合
には、テストステップ３１１を行い（図３）、そしてこ
れが最後のサブブロックであるか否かが決定され、最後
のブロックでない場合にはさらなるコピー動作を開始さ
れる。テストステップ４１３で一致が見いだされない場
合には、これは、コピーを適切に行うことを失敗したこ
とを表し、制御ブロックは書き込み失敗を表す「故障」
をマークする（ステップ４１５）。その後ステップ４０
３に入り、ソースプロセッサに失敗を通知する。

【００３１】図５は、ブロックの伝送が完了した後行わ
れる動作を表す。制御ブロックの状態は「完了」として
マークされ（ステップ５０１）、そして制御ブロックの
アドレスを応答ＦＩＦＯに記憶される（ステップ５０
３）。ソースプロセッサが中断される（ステップ５０
５）。完了ジョブＦＩＦＯ２３を用いて宛先プロセッサ
に通知する（応答ＦＩＦＯ２２と同様に動作する）。完
了ジョブＦＩＦＯ２３のエントリーは、ソースプロセッ
サが、このアドレスを読み出したときにクリアされる
（ステップ５０７）。テストステップ５０９を用いて、
高優先度の作業が入ったか否かを決定し、テストステッ
プ５１１を用いて、より多くの同一の優先度の作業が入
手可能であるか否かを決定し、いずれの場合にもステッ
プ３０７に入り、別のサブブロックを移動させる。テス
トステップ５０９と５１１の両方ともＮＯの場合には、
テストステップ５１３を用いて、中断した低優先度作業
のいずれかがＩＢＩＵ内にあるか否かを決定する。ない
場合には、これはプロセスの終了である（ステップ５１
７）。中断したり、待ち状態にある低優先度作業が存在
する場合には、この中断したあるいは待ち状態にある低
優先度作業を図３のステップ３０７に入ることにより再
開する（ステップ５１５）。

【００３２】特許請求の範囲に発明の構成要件の後の括
弧内の符号が記載されている場合は、構成要件と実施例
と対応づけて発明を容易に理解させる為であり、特許請
求の範囲の解釈に用いるべきのものではない。

【図面の簡単な説明】

【図１】マルチプロセッサシステムの一方向の伝送を示
すブロック図。

【図２】本発明の方法を表すフローチャート図。

【図３】本発明の方法を表すフローチャート図。

【図４】本発明の方法を表すフローチャート図。

【図５】本発明の方法を表すフローチャート図。

【符号の説明】

１インテリジェントバス相互接続装置（ＩＢＩＵ）２制御装置３マルチプレクサ／ディマルチプレクサ４高優先度ＦＩＦＯ５低優先度ＦＩＦＯ６ＤＭＡコントローラ１０、１２、１４、１６プロセッサ１１、１３、１５、１７、１８ＲＡＭ２１コマンドＦＩＦＯ２２応答ＦＩＦＯ２３完了ジョブＦＩＦＯ３０制御ブロック３２データブロック３６データブロックの長さ３７優先度３８宛先アドレス３９転送状態４０マルチアドレス、ブロードキャストアドレス５０、５２バス

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 ＭｏｕｎｔａｉｎＡｖｅｎｕｅ, ＭｕｒｒａｙＨｉｌｌ，ＮｅｗＪｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者ニールジェロームロミーアメリカ合衆国、60532 イリノイ州、ライル、ブレッケンリッジロード 6666

Claims

【特許請求の範囲】

【請求項１】マルチプロセッサシステムにおいて、ソ
ースプロセッサから宛先プロセッサにデータブロックを
伝送する方法において、（Ａ）ソースプロセッサ内で制御ブロックを用意するス
テップと、（Ｂ）前記制御ブロックを読み出すために、前記ソース
プロセッサからインテリジェントバス相互接続装置（Ｉ
ＢＩＵ）に情報を送信するステップと、（Ｃ）前記インテリジェントバス相互接続装置のＦＩＦ
Ｏメモリから、前記データブロックの情報を、前記宛先
プロセッサに送信するステップと、を有し、前記（Ｂ）ステップで、前記インテリジェントバス相互
接続装置は、前記制御ブロックを読み出し、前記インテ
リジェントバス相互接続装置は、前記データブロックの
データを複数の異なる優先度のＦＩＦＯメモリのうちの
適宜の１つにコピーし、前記（Ｃ）ステップは、前記データブロックのサブブロ
ックを送信するステップを含み、前記インテリジェントバス相互接続装置は、前記データ
ブロックの送信を完了する前に、送信中のデータブロッ
クとは異なる高い優先度のデータブロックのデータを送
信でき、前記制御ブロックは、情報をインテリジェントバス相互
接続装置に送り、前記ソースプロセッサからのデータブ
ロックを読み出し、前記制御ブロックは、前記データブロックを、前記宛先
プロセッサに送信するために情報を与えることを特徴と
するマルチプロセッサシステムにおけるソースプロセッ
サから宛先プロセッサにデータブロックを送信する方
法。
【請求項２】前記（Ｃ）ステップは、前記データブロ
ックのデータを宛先プロセッサに、前記インテリジェン
トバス相互接続装置の直接メモリアクセス回路を用いて
送信するステップを含むことを特徴とする請求項１記載
の方法。
【請求項３】（Ｄ）前記データブロックを宛先プロセ
ッサに送信したことを完了したことを通知するために、
前記ソースプロセッサを中断するステップをさらに有す
ることを特徴とする請求項１記載の方法。
【請求項４】前記宛先プロセッサは、前記データブロ
ックの伝送の完了を通知するために中断することを特徴
とする請求項１記載の方法。
【請求項５】（Ｅ）前記データブロックの高信頼性が
必要とされる伝送を行うステップをさらに有し、前記（Ｅ）ステップは、前記インテリジェントバス相互
接続装置内に記憶された情報と前記宛先プロセッサに書
き込まれたデータを比較するステップを有し、前記インテリジェントバス相互接続装置内のデータブロ
ックのデータと、前記宛先プロセッサ内のデータとの間
に一致が見いだせない場合には、前記ソースプロセッサ
は、前記インテリジェントバス相互接続装置により、エ
ラー状態が通知されることを特徴とする請求項１記載の
方法。
【請求項６】前記制御ブロックは、前記データブロッ
クの長さと、データブロックの優先度と、前記データブ
ロックに対する宛先プロセッサの宛先アドレスと、前記
データブロックの伝送操作の状態に関連する情報を特定
するデータを含むことを特徴とする請求項１記載の方
法。
【請求項７】前記制御ブロックは、前記制御ブロック
が送信されるべき複数の宛先プロセッサのアドレスのリ
ストを含み、（Ｆ）前記データブロックを、前記複数の宛先プロセッ
サのおのおのに、前記インテリジェントバス相互接続装
置が送信するステップをさらに含むことを特徴とする請
求項１記載の方法。
【請求項８】低優先度のブロックの任意のサブブロッ
クの伝送の完了の後、高優先度の伝送は低優先度のブロ
ックの伝送を中断させることを特徴とする請求項１記載
の方法。
【請求項９】低優先度のブロックのバイト、ワード、
拡張ワードの伝送が完了した後、高優先度の伝送は低優
先度のブロックの伝送を中断させることを特徴とする請
求項１記載の方法。
【請求項１０】マルチプロセッサシステムのソースプ
ロセッサから宛先プロセッサの間で、複数のデータブロ
ックを伝送する装置において、（Ａ）インテリジェントバス相互接続装置（ＩＢＩＵ）
と、前記インテリジェントバス相互接続装置は、データブロ
ックを記憶する複数のＦＩＦＯメモリを有し、前記複数
のＦＩＦＯメモリは異なる優先度のデータブロック用の
ＦＩＦＯメモリを含み、各ＦＩＦＯメモリは唯一の優先
度のデータブロックを記憶し、（Ｂ）前記ＦＩＦＯメモリのうちの１つあるいは複数の
ＦＩＦＯメモリを宛先プロセッサに記憶を制御する出力
ポート直接メモリアクセス（ＤＭＡコントローラ）と、（Ｃ）前記インテリジェントバス相互接続装置を制御す
る制御装置と、前記制御装置は、ソースプロセッサの制御ブロックを読
み出し、前記ソースプロセッサはデータブロックを転送
し、前記制御ブロックの情報に基づいて、前記ソースプロセ
ッサからのデータブロックのインテリジェントバス相互
接続装置内の情報を獲得し、前記制御ブロックの情報に基づいて、前記インテリジェ
ントバス相互接続装置から、前記宛先プロセッサにデー
タブロックの情報を送信し、前記宛先プロセッサへの情報の送信ステップは、前記デ
ータブロックのサブブロックを送信するステップを含
み、高優先度のデータブロックは、低優先度の送信が完
了する前に送信されることを特徴とするマルチプロセッ
サシステムのソースプロセッサから宛先プロセッサの間
で、複数のデータブロックを伝送する装置。
【請求項１１】前記インテリジェントバス相互接続装
置は、データを、前記宛先プロセッサに送信するため
に、直接メモリアクセス回路を有することを特徴とする
請求項１０記載の装置。
【請求項１２】前記インテリジェントバス相互接続装
置は、前記データブロックの、前記宛先プロセッサへの
伝送の完了を報告するために、前記ソースプロセッサを
中断させる手段を含むことを特徴とする請求項１０記載
の装置。
【請求項１３】前記データブロックの伝送の完了を通
知するために、前記宛先プロセッサを中断させる手段を
さらに有することを特徴とする請求項１０記載の装置。
【請求項１４】前記データブロックの高信頼性が必要
とされる伝送を与える手段をさらに有し、前記手段は、前記インテリジェントバス相互接続装置内に記憶された
情報と前記宛先プロセッサ内に書き込まれたデータを比
較する手段と、前記インテリジェントバス相互接続装置内のデータブロ
ック内のデータと、前記宛先プロセッサ内のデータとの
間に一致が見いだせない場合には、前記ソースプロセッ
サに報告する手段と、を有することを特徴とする請求項
１０記載の装置。
【請求項１５】前記制御ブロックは、前記データブロ
ックの長さと、データブロックの優先度と、前記データ
ブロックに対する宛先プロセッサの宛先アドレスと、前
記データブロックの伝送操作の状態に関連する情報を特
定するデータを含むことを特徴とする請求項１０記載の
装置。
【請求項１６】前記制御ブロックは、前記ブロックが
送信されるべき複数の宛先プロセッサのアドレスのリス
トを含み、前記インテリジェントバス相互接続装置はさらに、高優
先度のブロックを送信するために、低優先度のブロック
のいずれかのサブブロックの伝送が完了した後、低優先
度のブロックの送信を中断させる手段を含むことを特徴
とする請求項１０記載の装置。
【請求項１７】低優先度のブロックのバイト、ワー
ド、拡張ワードの伝送が完了した後、高優先度の伝送は
低優先度のブロックの伝送を中断させることを特徴とす
る請求項１０記載の装置。