JP2976700B2 - プロセッサ間同期制御方式 - Google Patents
プロセッサ間同期制御方式Info
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本願発明は、複数個の演算プロセ
ッサからなる演算処理装置、複数個のモジュールにイン
ターリーブされた記憶装置、演算処理装置と記憶装置を
接続する相互結合網、並びに演算プロセッサ相互間の同
期制御に用いる同期制御用レジスタより構成される情報
処理装置におけるプロセッサ間同期制御方式に関する。
ッサからなる演算処理装置、複数個のモジュールにイン
ターリーブされた記憶装置、演算処理装置と記憶装置を
接続する相互結合網、並びに演算プロセッサ相互間の同
期制御に用いる同期制御用レジスタより構成される情報
処理装置におけるプロセッサ間同期制御方式に関する。
【0002】
【従来の技術】複数個の演算プロセッサと、複数個のモ
ジュールにインターリーブされたメモリ、プロセッサと
メモリを接続する相互結合網、並びにプロセッサ間の同
期制御に用いる同期制御用レジスタより構成される密結
合マルチプロセッサ構成の並列計算機を図1にブロック
図で示す。この並列計算機において、プロセッサ間の共
有データの転送はメモリを介して行われる。このとき、
正しく共有データの受渡しを行うため、プロセッサ間の
同期制御に同期制御用レジスタが用いられる。
ジュールにインターリーブされたメモリ、プロセッサと
メモリを接続する相互結合網、並びにプロセッサ間の同
期制御に用いる同期制御用レジスタより構成される密結
合マルチプロセッサ構成の並列計算機を図1にブロック
図で示す。この並列計算機において、プロセッサ間の共
有データの転送はメモリを介して行われる。このとき、
正しく共有データの受渡しを行うため、プロセッサ間の
同期制御に同期制御用レジスタが用いられる。
【0003】同期制御用レジスタを用いた共有データの
受渡しは、次のように行われる。始めに同期制御用レジ
スタの内容をクリア(0値)にしておく。書き込み側プ
ロセッサは転送を行う共有データをメモリに書き込む
と、該プロセッサは同期制御レジスタのフラグをセット
(1値)する。読み込み側プロセッサはこの同期制御レ
ジスタがセットされたことを確認した後にメモリより共
有データを読み出す。これにより、書き込み側プロセッ
サの共有データの書き込みと、読み込み側プロセッサの
共有データの読み込みの順序性は保証され、正しく共有
データの転送を行うことができる。
受渡しは、次のように行われる。始めに同期制御用レジ
スタの内容をクリア(0値)にしておく。書き込み側プ
ロセッサは転送を行う共有データをメモリに書き込む
と、該プロセッサは同期制御レジスタのフラグをセット
(1値)する。読み込み側プロセッサはこの同期制御レ
ジスタがセットされたことを確認した後にメモリより共
有データを読み出す。これにより、書き込み側プロセッ
サの共有データの書き込みと、読み込み側プロセッサの
共有データの読み込みの順序性は保証され、正しく共有
データの転送を行うことができる。
【0004】このとき、書き込み側プロセッサにおいて
は、共有のデータの書き込みと、同期制御用レジスタ書
き込みの順序性を保証しておくことが必要になる。即
ち、共有データの書き込み終了したことを確認した後
に、同期制御用レジスタに書き込みを行う必要がある。
共有データの書き込み終了以前に同期制御用レジスタの
フラグをセットすれば、当然正しいデータ転送は行われ
ない。この共有データ書き込みと同期制御用レジスタ書
き込みの順序性保証の方法は、いくつか考えられる。
は、共有のデータの書き込みと、同期制御用レジスタ書
き込みの順序性を保証しておくことが必要になる。即
ち、共有データの書き込み終了したことを確認した後
に、同期制御用レジスタに書き込みを行う必要がある。
共有データの書き込み終了以前に同期制御用レジスタの
フラグをセットすれば、当然正しいデータ転送は行われ
ない。この共有データ書き込みと同期制御用レジスタ書
き込みの順序性保証の方法は、いくつか考えられる。
【0005】まず、順序性保証を満足する結合網を採用
すれば簡単に順序性保証は実現できる。ここで、順序性
保証を満足する結合網とは、プロセッサからのメモリア
クセス要求発行の時間的な順序関係を保証し、その順序
通りにメモリに対してアクセスを行う結合網である。こ
のような結合網として例えばバス結合がある。この場
合、書き込み側プロセッサは共有データ書き込み命令を
発行した後に同期制御用レジスタにフラグのセットを行
えばよい。即ち、同期制御用レジスタで保証された書き
込み命令と読み込み命令の順序性が、結合網で保持され
てメモリに対し発行されるので、正しいデータの転送が
可能になる。
すれば簡単に順序性保証は実現できる。ここで、順序性
保証を満足する結合網とは、プロセッサからのメモリア
クセス要求発行の時間的な順序関係を保証し、その順序
通りにメモリに対してアクセスを行う結合網である。こ
のような結合網として例えばバス結合がある。この場
合、書き込み側プロセッサは共有データ書き込み命令を
発行した後に同期制御用レジスタにフラグのセットを行
えばよい。即ち、同期制御用レジスタで保証された書き
込み命令と読み込み命令の順序性が、結合網で保持され
てメモリに対し発行されるので、正しいデータの転送が
可能になる。
【0006】しかし、バッファ付き多段結合網で、パケ
ット交換制御による調停制御を行う結合網では、メモリ
アクセスの順序性保証を満足しないため、順序性保証制
御の回路を追加する必要がある。この回路の一例とし
て、プロセッサと記憶装置間に共有データを書き込み完
了を返す信号線を設け、全てのメモリアクセスに対して
記憶装置はメモリアクセス完了を示すAck信号を、こ
の信号線を使ってプロセッサに返す。書き込み側プロセ
ッサはこれらの信号を受け取った後に同期制御用レジス
タのフラグセット命令を発行する。
ット交換制御による調停制御を行う結合網では、メモリ
アクセスの順序性保証を満足しないため、順序性保証制
御の回路を追加する必要がある。この回路の一例とし
て、プロセッサと記憶装置間に共有データを書き込み完
了を返す信号線を設け、全てのメモリアクセスに対して
記憶装置はメモリアクセス完了を示すAck信号を、こ
の信号線を使ってプロセッサに返す。書き込み側プロセ
ッサはこれらの信号を受け取った後に同期制御用レジス
タのフラグセット命令を発行する。
【0007】
【発明が解決しようとする課題】プロセッサ台数が数十
台以上になると、順序性保証を満足する結合網を実現す
ることは、かなり困難になる。つまり、その制御が複雑
になり、結合網の実効スループットを落とす恐れがあ
る。この場合、パケット交換制御の多段結合網を採用す
ることが多い。
台以上になると、順序性保証を満足する結合網を実現す
ることは、かなり困難になる。つまり、その制御が複雑
になり、結合網の実効スループットを落とす恐れがあ
る。この場合、パケット交換制御の多段結合網を採用す
ることが多い。
【0008】しかし、多段結合網で前述した順序性保証
制御方法を用いた場合、同期制御用レジスタのフラグの
セット操作のTAT(ターンアランドタイム)が長くな
ってしまい、システムの性能劣化の原因になる。即ち、
共有メモリへの書き込み命令信号が記憶装置に到達し、
メモリアクセスが完了したことを示すAck信号が返っ
て来るまで、同期制御用レジスタのフラグセット命令発
行ができないため無駄な待ちが発生してしまう。
制御方法を用いた場合、同期制御用レジスタのフラグの
セット操作のTAT(ターンアランドタイム)が長くな
ってしまい、システムの性能劣化の原因になる。即ち、
共有メモリへの書き込み命令信号が記憶装置に到達し、
メモリアクセスが完了したことを示すAck信号が返っ
て来るまで、同期制御用レジスタのフラグセット命令発
行ができないため無駄な待ちが発生してしまう。
【0009】
【課題を解決するための手段】前述の課題を解決するた
めの本願の発明のプロセッサ間同期制御方式は、複数の
プロセッサとメモリを結合する、交換スイッチより構成
される多段の結合網において、各段の交換スイッチにメ
モリリクエストが通過したことを示すAck信号発生回
路を設け、同期制御用レジスタを各段に分散させて配置
し、また、このレジスタに書き込んだPE番号を保持す
るレジスタと、複数個ある同期制御用レジスタを選択す
るセレクタを持たせることにより、プロセッサ間で共有
データを転送するのに必要な同期制御を高速に行うこと
ができる手段を有する。
めの本願の発明のプロセッサ間同期制御方式は、複数の
プロセッサとメモリを結合する、交換スイッチより構成
される多段の結合網において、各段の交換スイッチにメ
モリリクエストが通過したことを示すAck信号発生回
路を設け、同期制御用レジスタを各段に分散させて配置
し、また、このレジスタに書き込んだPE番号を保持す
るレジスタと、複数個ある同期制御用レジスタを選択す
るセレクタを持たせることにより、プロセッサ間で共有
データを転送するのに必要な同期制御を高速に行うこと
ができる手段を有する。
【0010】このとき多段結合網は次の条件を満足すれ
ば、ネットワークのトポロジーに関係無く本願発明を適
用できる。即ち、プロセッサとメモリモジュールを一意
に決めれば、結合網内のルートが唯一1ルートのみ決ま
り、交換スイッチ、パス上で前後のメモリリクエストパ
ケットの追越しが起こらない結合網ならば良い。
ば、ネットワークのトポロジーに関係無く本願発明を適
用できる。即ち、プロセッサとメモリモジュールを一意
に決めれば、結合網内のルートが唯一1ルートのみ決ま
り、交換スイッチ、パス上で前後のメモリリクエストパ
ケットの追越しが起こらない結合網ならば良い。
【0011】複数個のプロセッサ間のメモリアクセスパ
ケットが、結合網内のある段以降からメモリまでの同一
のパスを使用すれば、その段以降のメモリアクセスの順
序性は保証される。従って、同期制御用レジスタのフラ
グのセットは、この段を全てのメモリアクセスパケット
が通過したことが確認できた時点で可能である。そこ
で、各段に同期制御用レジスタを各々分散させて配置し
(物理的には複数個のレジスタより構成されるが、論理
的には1つの同期制御用レジスタとして見える)、本レ
ジスタの書き込み側は、各段においてメモリリクエスト
パケットが通過したことを保証したときに各々別に書き
込みを行い、読み込み側は書き込みプロセッサ番号と読
み込みプロセッサ番号より、読み出すべき同期制御用レ
ジスタを選択して読み出すことにより、2つのプロセッ
サ間での同期制御を高速に行うことが可能になる。
ケットが、結合網内のある段以降からメモリまでの同一
のパスを使用すれば、その段以降のメモリアクセスの順
序性は保証される。従って、同期制御用レジスタのフラ
グのセットは、この段を全てのメモリアクセスパケット
が通過したことが確認できた時点で可能である。そこ
で、各段に同期制御用レジスタを各々分散させて配置し
(物理的には複数個のレジスタより構成されるが、論理
的には1つの同期制御用レジスタとして見える)、本レ
ジスタの書き込み側は、各段においてメモリリクエスト
パケットが通過したことを保証したときに各々別に書き
込みを行い、読み込み側は書き込みプロセッサ番号と読
み込みプロセッサ番号より、読み出すべき同期制御用レ
ジスタを選択して読み出すことにより、2つのプロセッ
サ間での同期制御を高速に行うことが可能になる。
【0012】
【実施例】以下、本願発明の一実施例を図2を参照して
説明する。実施例として相互結合網としてバッファ付き
の交換スイッチを用いたオメガ網を使い、8台のプロセ
ッサと8個にインターリーブされたメモリモジュールか
らなるマルチプロセッサ構成での同期方法について述べ
る。以下、同期制御用レジスタのことを通信レジスタと
呼ぶ。
説明する。実施例として相互結合網としてバッファ付き
の交換スイッチを用いたオメガ網を使い、8台のプロセ
ッサと8個にインターリーブされたメモリモジュールか
らなるマルチプロセッサ構成での同期方法について述べ
る。以下、同期制御用レジスタのことを通信レジスタと
呼ぶ。
【0013】図2では、8台のプロセッサ0、…、7
と、8個のモジュールにインターリーブされたメモリモ
ジュール100、…、107と、それらを結合するオメ
ガを示している。オメガ網は3段のステージで構成さ
れ、各段4個の2×2のバッファ付き交換スイッチが配
置される。初段の交換スイッチを00、…、03とし、
中段の交換スイッチを10、…、13、終段の交換スイ
ッチを20、…、23とする。オメガ網であるので、プ
ロセッサと交換スイッチ間、また、交換スイッチ間はシ
ャッフル式に結合される。交換スイッチ内での2個のパ
ケットの競合調停は各交換スイッチが行い、競合が発生
した場合、優先度の高いリクエストを通し、低いリクエ
ストは交換スイッチ内のバッファで待たされる。
と、8個のモジュールにインターリーブされたメモリモ
ジュール100、…、107と、それらを結合するオメ
ガを示している。オメガ網は3段のステージで構成さ
れ、各段4個の2×2のバッファ付き交換スイッチが配
置される。初段の交換スイッチを00、…、03とし、
中段の交換スイッチを10、…、13、終段の交換スイ
ッチを20、…、23とする。オメガ網であるので、プ
ロセッサと交換スイッチ間、また、交換スイッチ間はシ
ャッフル式に結合される。交換スイッチ内での2個のパ
ケットの競合調停は各交換スイッチが行い、競合が発生
した場合、優先度の高いリクエストを通し、低いリクエ
ストは交換スイッチ内のバッファで待たされる。
【0014】各段には各々カウンタ30、31、32と
セレクタ40、41、42、通信レジスタ部50、5
1、52を設ける。カウンタは各4個の交換スイッチと
接続される。セレクタの入力側はカウンタと通信レジス
タバスに接続され、カウンタからの信号と通信レジスタ
バスからの信号を選択する。
セレクタ40、41、42、通信レジスタ部50、5
1、52を設ける。カウンタは各4個の交換スイッチと
接続される。セレクタの入力側はカウンタと通信レジス
タバスに接続され、カウンタからの信号と通信レジスタ
バスからの信号を選択する。
【0015】また、各通信レジスタに対応して、この通
信レジスタに値を書き込んだPE番号を保持するPE番
号レジスタ部60がある。さらにデコーダ部61、通信
レジスタから読み出された値を選択する通信レジスタセ
レクタ部62がある。
信レジスタに値を書き込んだPE番号を保持するPE番
号レジスタ部60がある。さらにデコーダ部61、通信
レジスタから読み出された値を選択する通信レジスタセ
レクタ部62がある。
【0016】通常のメモリアクセス命令(メモリ書き込
み命令、メモリ読み込み命令)パケットとして発行さ
れ、オメガ網内のメモリアクセスパスを通りメモリに到
達する。メモリはパケットのOPCODEに従いメモリ
アクセスを行う。
み命令、メモリ読み込み命令)パケットとして発行さ
れ、オメガ網内のメモリアクセスパスを通りメモリに到
達する。メモリはパケットのOPCODEに従いメモリ
アクセスを行う。
【0017】通信レジスタを操作する命令は次の通りで
ある。 (1)SCR(通信レジスタ書き込み) プロセッサは通信レジスタバスを用いて、各通信レジス
タ部50、…、52のCRアドレスが示す通信レジスタ
の内容を書き換える。合わせて、PE番号レジスタ部6
0のCRアドレスが示すPE番号レジスタに、自分のプ
ロセッサ番号を書き込む。また、各セレクタ40、…、
42に通信レジスタバスのWriteDATAを選択す
る選択信号がある。 (2)CSCR(順序保証付き通信レジスタ書き込み) プロセッサはメモリアクセスパスに対して、本命令パケ
ットを送出する。また、通信レジスタバスを用いて、P
E番号レジスタ部60のCRアドレスが示すPE番号レ
ジスタに、自分のプロセッサ番号を書き込み、各セレク
タ40、…、42に交換スイッチからの信号を選択する
選択信号を送る。初段の交換スイッチ00、…、03は
本CSCRパケットを受け取ると、2個の出力ポートに
対してCSCRパケットをブロードキャストする。ま
た、カウンタ30に対してもCSCRパケットを送出す
る。カウンタ30はCSCRパケットを受け取るとセレ
クタ40に送り、セレクタ40は通信レジスタ部50に
本CSCRパケットを送る。通信レジスタ部50はCS
CRパケット内のCRアドレスが示す通信レジスタの内
容をCSCRパケット内のデータの値に置き換える。中
段の2個の交換スイッチ10、…、13は各々本CSC
Rパケットを受け取ると、2個の出力ポートに対してC
SCRパケットをブロードキャストする。また、カウン
タ31に対してもCSCRパケットを送出する。カウン
タ31は2個の交換スイッチより各々CSCRパケット
を受け取るまで待つ。2個のCSCRパケットを受け取
るとこれをセレクタ41に送り、セレクタ41は通信レ
ジスタ部51に本CSCRパケットを送る。通信レジス
タ部51はCSCRパケット内のCRアドレスが示す通
信レジスタの内容をCSCRパケット内のデータの値に
書き換える。終段の4個の交換スイッチ20、…、23
は各々本CSCRパケットを受け取ると、カウンタ32
に対してCSCRパケットを送出する。カウンタ32は
4個の交換スイッチより各々CSCRパケットを受け取
るまで待つ。4個のCSCRパケットを受け取るとこれ
をセレクタ42に送り、セレクタ42は通信レジスタ部
52に本CSCRパケットを送る。通信レジスタ部52
はCSCRパケット内のCRアドレスが示す通信レジス
タの内容をCSCRパケット内データの値に書き換え
る。 (3)LCR(通信レジスタ読み込み) プロセッサは通信レジスタバスを用いて、各通信レジス
タ部50、…、52のCRアドレスが示す通信レジスタ
の内容を読み出す。合わせて、PE番号レジスタ部60
のCRアドレスが示すPE番号レジスタの内容を読み出
す。通信レジスタ部は複数個あるので、どの通信レジス
タ部の通信レジスタの内容を選択するかは、通信レジス
タセレクタ部62とデコーダ61で行う。デコーダ部6
1はPE番号レジスタ部60より読み出されたPE番号
と、自分のプロセッサ番号を比較し、通信レジスタセレ
クタ部62に選択番号を送る。通信レジスタセレクタ部
62は選択番号に従い、通信レジスタから読み出された
データを選択し、このデータをプロセッサに返す。ここ
で、選択信号は以下の通りになる。LCRを発行したプ
ロセッサ番号を(a1,a2,a3)とする。(a1,
a2,a3)はPE番号の2進数表現とし、aをaの補
数表現とする。PE番号レジスタ部より読み出されたP
E番号が(a1,a2,a3)ならば、通信レジスタ部
50を選択する選択信号を送出する。PE番号レジスタ
部より読み出されたPE番号が(a1,a2,a3)な
らば、通信レジスタ部51を選択する選択信号を送出す
る。PE番号レジスタ部より読み出されたPE番号が
(a1,a2,a3)ならば、通信レジスタ部52を選
択する選択信号を送出する。
ある。 (1)SCR(通信レジスタ書き込み) プロセッサは通信レジスタバスを用いて、各通信レジス
タ部50、…、52のCRアドレスが示す通信レジスタ
の内容を書き換える。合わせて、PE番号レジスタ部6
0のCRアドレスが示すPE番号レジスタに、自分のプ
ロセッサ番号を書き込む。また、各セレクタ40、…、
42に通信レジスタバスのWriteDATAを選択す
る選択信号がある。 (2)CSCR(順序保証付き通信レジスタ書き込み) プロセッサはメモリアクセスパスに対して、本命令パケ
ットを送出する。また、通信レジスタバスを用いて、P
E番号レジスタ部60のCRアドレスが示すPE番号レ
ジスタに、自分のプロセッサ番号を書き込み、各セレク
タ40、…、42に交換スイッチからの信号を選択する
選択信号を送る。初段の交換スイッチ00、…、03は
本CSCRパケットを受け取ると、2個の出力ポートに
対してCSCRパケットをブロードキャストする。ま
た、カウンタ30に対してもCSCRパケットを送出す
る。カウンタ30はCSCRパケットを受け取るとセレ
クタ40に送り、セレクタ40は通信レジスタ部50に
本CSCRパケットを送る。通信レジスタ部50はCS
CRパケット内のCRアドレスが示す通信レジスタの内
容をCSCRパケット内のデータの値に置き換える。中
段の2個の交換スイッチ10、…、13は各々本CSC
Rパケットを受け取ると、2個の出力ポートに対してC
SCRパケットをブロードキャストする。また、カウン
タ31に対してもCSCRパケットを送出する。カウン
タ31は2個の交換スイッチより各々CSCRパケット
を受け取るまで待つ。2個のCSCRパケットを受け取
るとこれをセレクタ41に送り、セレクタ41は通信レ
ジスタ部51に本CSCRパケットを送る。通信レジス
タ部51はCSCRパケット内のCRアドレスが示す通
信レジスタの内容をCSCRパケット内のデータの値に
書き換える。終段の4個の交換スイッチ20、…、23
は各々本CSCRパケットを受け取ると、カウンタ32
に対してCSCRパケットを送出する。カウンタ32は
4個の交換スイッチより各々CSCRパケットを受け取
るまで待つ。4個のCSCRパケットを受け取るとこれ
をセレクタ42に送り、セレクタ42は通信レジスタ部
52に本CSCRパケットを送る。通信レジスタ部52
はCSCRパケット内のCRアドレスが示す通信レジス
タの内容をCSCRパケット内データの値に書き換え
る。 (3)LCR(通信レジスタ読み込み) プロセッサは通信レジスタバスを用いて、各通信レジス
タ部50、…、52のCRアドレスが示す通信レジスタ
の内容を読み出す。合わせて、PE番号レジスタ部60
のCRアドレスが示すPE番号レジスタの内容を読み出
す。通信レジスタ部は複数個あるので、どの通信レジス
タ部の通信レジスタの内容を選択するかは、通信レジス
タセレクタ部62とデコーダ61で行う。デコーダ部6
1はPE番号レジスタ部60より読み出されたPE番号
と、自分のプロセッサ番号を比較し、通信レジスタセレ
クタ部62に選択番号を送る。通信レジスタセレクタ部
62は選択番号に従い、通信レジスタから読み出された
データを選択し、このデータをプロセッサに返す。ここ
で、選択信号は以下の通りになる。LCRを発行したプ
ロセッサ番号を(a1,a2,a3)とする。(a1,
a2,a3)はPE番号の2進数表現とし、aをaの補
数表現とする。PE番号レジスタ部より読み出されたP
E番号が(a1,a2,a3)ならば、通信レジスタ部
50を選択する選択信号を送出する。PE番号レジスタ
部より読み出されたPE番号が(a1,a2,a3)な
らば、通信レジスタ部51を選択する選択信号を送出す
る。PE番号レジスタ部より読み出されたPE番号が
(a1,a2,a3)ならば、通信レジスタ部52を選
択する選択信号を送出する。
【0018】この構成において、2台のプロセッサ間の
共有データ転送は次のように行われる。始めに書き込み
側のプロセッサはSCR命令を用いて通信レジスタをク
リア(0値)する。このとき、3個の通信レジスタ部5
0、…、52の同一CRアドレスのCRレジスタの値が
クリアされることになる。
共有データ転送は次のように行われる。始めに書き込み
側のプロセッサはSCR命令を用いて通信レジスタをク
リア(0値)する。このとき、3個の通信レジスタ部5
0、…、52の同一CRアドレスのCRレジスタの値が
クリアされることになる。
【0019】書き込み側プロセッサがメモリに対しデー
タ書き込み命令を発行した後に、該プロセッサはCSC
R命令を発行する。このCSCR命令は通信レジスタに
フラグをセット(1値)にする命令である。読み込み側
のプロセッサはこの通信レジスタに対し、LCR命令に
よりフラグがセットされるまでチェックを行い、セット
されれば共有のデータの読み込み命令を発行する。
タ書き込み命令を発行した後に、該プロセッサはCSC
R命令を発行する。このCSCR命令は通信レジスタに
フラグをセット(1値)にする命令である。読み込み側
のプロセッサはこの通信レジスタに対し、LCR命令に
よりフラグがセットされるまでチェックを行い、セット
されれば共有のデータの読み込み命令を発行する。
【0020】書き込み側のプロセッサ番号を(a1,a
2,a3)とする。読み込み側のプロセッサ番号が(a
1,a2,a3)であるならば、任意のメモリモジュー
ルに対して書き込み側のメモリリクエストパケットと読
み込み側のメモリリクエストパケットは初段の交換スイ
ッチ以降同一のパスを通るので、初段のスイッチ以降は
メモリアクセスの追い越しが起こらず順序性は保証され
る。この場合、CSCR,LCR命令規約によれば、通
信レジスタセレクト部62は通信レジスタ部50のデー
タを選択する。つまり、書き込み側のCSCRパケット
が初段の交換スイッチを通過した後にフラグのセットが
行われるため、順序性の保証は満足される。
2,a3)とする。読み込み側のプロセッサ番号が(a
1,a2,a3)であるならば、任意のメモリモジュー
ルに対して書き込み側のメモリリクエストパケットと読
み込み側のメモリリクエストパケットは初段の交換スイ
ッチ以降同一のパスを通るので、初段のスイッチ以降は
メモリアクセスの追い越しが起こらず順序性は保証され
る。この場合、CSCR,LCR命令規約によれば、通
信レジスタセレクト部62は通信レジスタ部50のデー
タを選択する。つまり、書き込み側のCSCRパケット
が初段の交換スイッチを通過した後にフラグのセットが
行われるため、順序性の保証は満足される。
【0021】読み込み側のプロセッサ番号が(a1,a
2,a3)であるならば、任意のメモリモジュールに対
して、書き込み側のメモリリクエストパケットと読み込
み側のメモリリクエストパケットは中段の交換スイッチ
以降同一のパスを通るので、中段のスイッチ以降はメモ
リアクセスの追い越しが起らず順序性は保証される。こ
の場合、通信レジスタとセレクト部62は通信レジスタ
部51のデータを選択する。つまり、書き込み側のCS
CRパケットが中段の2個の交換スイッチを通過した後
にフラグのセットが行われるため、順序性の保証は満足
される。
2,a3)であるならば、任意のメモリモジュールに対
して、書き込み側のメモリリクエストパケットと読み込
み側のメモリリクエストパケットは中段の交換スイッチ
以降同一のパスを通るので、中段のスイッチ以降はメモ
リアクセスの追い越しが起らず順序性は保証される。こ
の場合、通信レジスタとセレクト部62は通信レジスタ
部51のデータを選択する。つまり、書き込み側のCS
CRパケットが中段の2個の交換スイッチを通過した後
にフラグのセットが行われるため、順序性の保証は満足
される。
【0022】読み込み側のプロセッサ番号が(a1,a
2,a3)であるならば、任意のメモリモジュールに対
して、書き込み側のメモリリクエストパケットと読み込
み側のメモリリクエストパケットは終段の交換スイッチ
まで別パスを通るので、終段の4個の交換スイッチを通
過したことを確認して通信レジスタのフラグのセットを
行わないと、順序性が保証されない。この場合、通信レ
ジスタとセレクト部62は通信レジスタ部52のデータ
を選択する。つまり、書き込み側のCSCRパケットが
3段目の4個の交換スイッチを通過した後にフラグのセ
ットが行われるため、順序性の保証は満足される。
2,a3)であるならば、任意のメモリモジュールに対
して、書き込み側のメモリリクエストパケットと読み込
み側のメモリリクエストパケットは終段の交換スイッチ
まで別パスを通るので、終段の4個の交換スイッチを通
過したことを確認して通信レジスタのフラグのセットを
行わないと、順序性が保証されない。この場合、通信レ
ジスタとセレクト部62は通信レジスタ部52のデータ
を選択する。つまり、書き込み側のCSCRパケットが
3段目の4個の交換スイッチを通過した後にフラグのセ
ットが行われるため、順序性の保証は満足される。
【0023】図3は通信レジスタ部のブロック図を示し
ている。通信レジスタ部は複数個のレジスタ00、…、
0nより構成される通信レジスタファイル0と通信レジ
スタ制御部1より構成される。WriteDATA10
0信号線は図2のセレクタ40、…、42の出力であ
り、ReadDATA101信号線は図2の通信レジス
タセレクタ部62の入力になる。
ている。通信レジスタ部は複数個のレジスタ00、…、
0nより構成される通信レジスタファイル0と通信レジ
スタ制御部1より構成される。WriteDATA10
0信号線は図2のセレクタ40、…、42の出力であ
り、ReadDATA101信号線は図2の通信レジス
タセレクタ部62の入力になる。
【0024】OPCCODE102で示される命令が書
き込み命令ならば、CRアドレス102で示されるアド
レスの通信レジスタの値をWriteDATA100の
値に置き換える。OPCCODE102で示される命令
が読み出し命令ならば、CRアドレス102に示される
アドレスの通信レジスタの値をReadDATA101
の信号線に出力する。
き込み命令ならば、CRアドレス102で示されるアド
レスの通信レジスタの値をWriteDATA100の
値に置き換える。OPCCODE102で示される命令
が読み出し命令ならば、CRアドレス102に示される
アドレスの通信レジスタの値をReadDATA101
の信号線に出力する。
【0025】図4はPE番号レジスタ部のブロック図を
示している。PE番号レジスタ部は複数個のPE番号レ
ジスタ00、…、0nより構成されるPE番号レジスタ
ファイル0とPE番号レジスタ制御部1より構成され
る。WritePE番号は図2の通信レジスタバス20
0のPE番号フィールドの信号線であり、ReadPE
番号101は図2のデコーダ61の入力になる。
示している。PE番号レジスタ部は複数個のPE番号レ
ジスタ00、…、0nより構成されるPE番号レジスタ
ファイル0とPE番号レジスタ制御部1より構成され
る。WritePE番号は図2の通信レジスタバス20
0のPE番号フィールドの信号線であり、ReadPE
番号101は図2のデコーダ61の入力になる。
【0026】OPCCODE102で示される命令が書
き込み命令ならば、CRアドレス102で示されるアド
レスのPE番号レジスタの値をWritePE番号10
0の値に置き換える。OPCCODE102で示される
命令が読み出し命令ならば、CRアドレス102で示さ
れるアドレスのPE番号レジスタの値をReadPE番
号101の信号線に出力する。
き込み命令ならば、CRアドレス102で示されるアド
レスのPE番号レジスタの値をWritePE番号10
0の値に置き換える。OPCCODE102で示される
命令が読み出し命令ならば、CRアドレス102で示さ
れるアドレスのPE番号レジスタの値をReadPE番
号101の信号線に出力する。
【0027】図5は交換スイッチのブロック図を示して
いる。交換スイッチは入力ポート#0、#1のリクエス
トパケットの調停を行うアービタと、アービタからのの
選択信号50よりルーティングを行う2×3交換スイッ
チ1より構成される。通常のメモリリクエストの場合は
2×2の交換スイッチとして機能し、パケットを希望す
る出力ポートにルーティングを行う。CSCRパケット
が入力すると、2個の出力ポートとセレクタへのポート
に対して該パケットをブロードキャストを行う機能を有
する。
いる。交換スイッチは入力ポート#0、#1のリクエス
トパケットの調停を行うアービタと、アービタからのの
選択信号50よりルーティングを行う2×3交換スイッ
チ1より構成される。通常のメモリリクエストの場合は
2×2の交換スイッチとして機能し、パケットを希望す
る出力ポートにルーティングを行う。CSCRパケット
が入力すると、2個の出力ポートとセレクタへのポート
に対して該パケットをブロードキャストを行う機能を有
する。
【0028】図6はCR操作命令のパケットを示してい
る。CR操作パケットは、OPCCODEフィールド0
0、10、CRアドレス02、12以外にCR命令を発
行したPE番号が入っている自PE番号フィールドから
構成される。(CR書き込みの場合はデータフィールド
03も含まれる)
る。CR操作パケットは、OPCCODEフィールド0
0、10、CRアドレス02、12以外にCR命令を発
行したPE番号が入っている自PE番号フィールドから
構成される。(CR書き込みの場合はデータフィールド
03も含まれる)
【0029】
【発明の効果】以上に述べたように、書き込み側プロセ
ッサによる同期制御レジスタのフラグのセットを、メモ
リからの書き込み完了を示すAck信号を記憶装置より
受け取ってから行うのに比較して、本願発明の同期制御
方式では、あるプロセッサ関係においてはメモリリクエ
ストパケットが、結合網のある段を通過した時点、即ち
メモリに到達する以前で可能になるので、同期制御のオ
ーバーヘッドはかなり低減可能になると考えられる。
ッサによる同期制御レジスタのフラグのセットを、メモ
リからの書き込み完了を示すAck信号を記憶装置より
受け取ってから行うのに比較して、本願発明の同期制御
方式では、あるプロセッサ関係においてはメモリリクエ
ストパケットが、結合網のある段を通過した時点、即ち
メモリに到達する以前で可能になるので、同期制御のオ
ーバーヘッドはかなり低減可能になると考えられる。
【0030】特に将来においては、性能向上を得るため
多数台のプロセッサを多段結合で接続することが必須と
なると予測され、この時、多段結合の段数は増加し、メ
モリからAsk信号を返す方式ではオーバーヘッドが大
きくなり、性能向上のネックになることが考えられる。
このような場合において特に本方式は有効である。
多数台のプロセッサを多段結合で接続することが必須と
なると予測され、この時、多段結合の段数は増加し、メ
モリからAsk信号を返す方式ではオーバーヘッドが大
きくなり、性能向上のネックになることが考えられる。
このような場合において特に本方式は有効である。
【図1】一般的な密結合マルチプロセッサ構成の並列計
算機を示すブロック図。
算機を示すブロック図。
【図2】本願発明の一実施例を示すブロック図であり、
特に結合網にオメガ網を用いたマルチプロセッサ構成を
詳細に説明する構成図。
特に結合網にオメガ網を用いたマルチプロセッサ構成を
詳細に説明する構成図。
【図3】通信レジスタ部を詳細に説明する構成図。
【図4】PE番号レジスタ部を詳細に説明する構成図。
【図5】交換スイッチを詳細に説明する構成図。
【図6】SCR,CSCR,LCRパケットを詳細に説
明する構成図。
明する構成図。
図1において、 0、…、n プロセッサ 20 相互結合網 30 同期制御用レジスタ装置 101、…、10n メモリモジュール 201 通信レジスタバス 図2において、 0、…、7 プロセッサ 00、…、23 バッファ付き2×2交換スイッチ 30、…、32 カウンタ 40、…、42 セレクタ 50、…、52 通信レジスタ部 60 PE番号レジスタ部 61 デコーダ 62 通信レジスタセレクタ部 100、…、107 メモリモジュール 200 通信レジスタバス 図3において、 0 通信レジスタファイル 1 通信レジスタ制御部 00、…、0n 通信レジスタ 100 WriteDATA信号線 101 ReadDATA信号線 102 OPCCODE,CRアドレス信号線 図4において、 0 PE番号レジスタファイル 1 PE番号レジスタ制御部 00、…、0n PE番号レジスタ 100 WritePE信号線 101 ReadPE信号線 102 OPCCODE,CRアドレス信号線 図5において、 0 アービタ 1 2×3スイツチ 00、01 アドレス、OPOCODE入力ポート 10、11 OPCODE出力ポート 20、21 データ入力ポート 30、31 データ出力ポート 40 アドレス、OPOCODE出力ポート(対カウ
ンタ) 41 データ出力ポート(対カウンタ) 50 選択信号 図6において、 00、10 OPCODEフィールド 01、11 自PE番号フィールド 02、12 CRアドレスフィールド 03 Writeデータフィールド
ンタ) 41 データ出力ポート(対カウンタ) 50 選択信号 図6において、 00、10 OPCODEフィールド 01、11 自PE番号フィールド 02、12 CRアドレスフィールド 03 Writeデータフィールド
Claims (1)
- 【請求項1】 複数個の演算プロセッサからなる演算処
理装置、複数個のモジュールにインターリーブされた記
憶装置、前記演算処理装置と前記記憶装置とを相互に接
続する多段の相互結合網、及び前記演算プロセッサ相互
間の同期制御に用いる同期制御用レジスタより構成され
る情報処理装置において、接合網の交換スイッチに同期
信号を発生させる回路と、結合網の各段に分散させて配
置した同期制御用レジスタと、該とレジスタに書き込み
を行ったプロセッサ番号を保持するレジスタと、複数個
の同期制御用レジスタを選択するセレクタとを有するこ
とにより、複数個のプロセッサ間の共有データ転送にお
ける同期制御を高速に行うことを特徴とするプロセッサ
間同期制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4156030A JP2976700B2 (ja) | 1992-05-22 | 1992-05-22 | プロセッサ間同期制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4156030A JP2976700B2 (ja) | 1992-05-22 | 1992-05-22 | プロセッサ間同期制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05324576A JPH05324576A (ja) | 1993-12-07 |
JP2976700B2 true JP2976700B2 (ja) | 1999-11-10 |
Family
ID=15618783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4156030A Expired - Fee Related JP2976700B2 (ja) | 1992-05-22 | 1992-05-22 | プロセッサ間同期制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2976700B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6519343B2 (ja) * | 2015-06-24 | 2019-05-29 | 株式会社デンソー | データ処理装置 |
-
1992
- 1992-05-22 JP JP4156030A patent/JP2976700B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05324576A (ja) | 1993-12-07 |
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Legal Events
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