JP2731738B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期通信制御機構に関
し、特にマルチプロセッサシステムにおける同期通信制
御機構に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいては、
各プロセッサ間の同期制御、排他制御、または、通信制
御のための共有変数を保持するために、通信レジスタと
よばれる高速な共有のレジスタを使用する場合がある。
この通信レジスタは、記憶装置と比較してアクセスタイ
ムが短く、または、スループットが高いことが要求され
る。各プロセッサはこの通信レジスタを介して通信を行
うことによって処理を高速化することができる。これら
同期制御、排他制御、または、通信制御においては、マ
ルチプロセッサシステムが十分な並列度を得られ難いた
め、並列度が高くなるに従ってこれら制御の全体の性能
に及ぼす影響は非常に大きくなる。従って、通信レジス
タ構成が、マルチプロセッサシステムの性能向上に及ぼ
す効果は非常に大きい。

【０００３】ここで同期制御の一例としてバリア同期に
ついて説明する。バリア同期とは、全プロセッサがバリ
ア同期ルーチンを実行するまで、各プロセッサがこのル
ーチンで待ち合わせをする処理をいう。図９にそのルー
チンを示す。但し、初期値としてワード#0の通信レジス
タにはバリア同期を行うプロセッサ数が格納され、ワー
ド#1の通信レジスタには非零値、また、スカラレジスタ
S0,S1には0値が格納されているものとする。

【０００４】各命令の意味は以下の通りである。

【０００５】FDCR S0,CR#0：通信レジスタの#0ワードの
値をスカラレジスタS0に格納した後、通信レジスタの#0
ワードの値を-1減する。

【０００６】BL S0,loop1：スカラレジスタS0の値が0
値を越えるならば、loop1に分岐する。

【０００７】SCR S1,CR#1 ：スカラレジスタS1の値を通
信レジスタの#1ワードに格納する。

【０００８】B loopend ：無条件にloopendにジャン
プする。

【０００９】LCR S2,CR#1 ：通信レジスタの#1ワードの
値をスカラレジスタS2に格納する。

【００１０】BNE S2,loop1：スカラレジスタS0の値が0
値以外ならば、loop1に分岐する。

【００１１】各プロセッサがバリアルーチンに入ると、
まず、通信レジスタワード#0の値をS0に退避して、デク
リメントする。通信レジスタの#0ワードにはプロセッサ
数が初期値として入っているので、全プロセッサがこの
ルーチンに入れば通信レジスタの#0ワードの値は0値に
なる。最後にこのルーチンに入ったプロセッサ以外はlo
op1に飛び、最後のプロセッサがルーチンに入るまで、
ここのループで待つことになる。最後のプロセッサか否
かはFDCR命令が読んできた通信レジスタの#0ワードの値
を見れば判別でき、最後ならば通信レジスタの#1ワード
に対し零値を書き込むことにより、これを他のプロセッ
サに通知する。

【００１２】

【発明が解決しようとする課題】上述の従来のマルチプ
ロセッサシステムにおいては、複数個のプロセッサが発
行する複数個の通信レジスタアクセスリクエストのう
ち、通信レジスタ装置にアクセスできるリクエストの個
数は同時に１つに限られる。このことが、通信レジスタ
を用いた同期、排他、通信制御において大きなオーバヘ
ッドを生む要因になりうる。

【００１３】この場合、最後のプロセッサを除くプロセ
ッサは、FDCR命令を実行した後、最後のプロセッサが#1
ワードの値を零値にするまで、loop1内のLCR命令を繰り
返し実行することになる。この繰り返し実行のことをス
ピンロックという。スピンロックはルーチンに入った各
プロセッサ全てが実行するので、通信レジスタアクセス
が集中することになり、大きなアクセス競合が発生す
る。このアクセス競合により、新たにバリア同期ルーチ
ンに入ったプロセッサが実行するFDCR命令アクセスが、
最悪のケースではスピンロックしている既にバリア同期
待ちをしているプロセッサ分待たされてしまうことにな
る。

【００１４】図１０を参照すると、４つのプロセッサに
より上述のバリア同期をとる際には、まず各プロセッサ
が逐次的に通信レジスタの#0ワードを減じ、その後各プ
ロセッサが終了したか否かをチェックする。したがっ
て、この４つのプロセッサによる場合には、同期終了ま
で８サイクルを要する。すなわち、Ｎ個のプロセッサで
は、（２×Ｎ）サイクルを要することになる。

【００１５】本発明の目的は、上述した問題点を解決
し、通信レジスタを介した同期通信制御を高速化するこ
とにある。

【００１６】また、本発明の他の目的は、通信レジスタ
の参照に伴うプロセッサ間の緩衝を削減することにあ
る。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に本発明のマルチプロセッサシステムは、Ｎ個（Ｎは整
数）のプロセッサと、記憶装置と、通信レジスタ装置
と、これらプロセッサと記憶装置と通信レジスタ装置を
相互に結合する相互結合ネットワークとを含むマルチプ
ロセッサシステムにおいて、前記通信レジスタ装置は、
Ｎ個の通信レジスタモジュールを含み、これら通信レジ
スタモジュールの各々は互いに各語が同一内容を格納す
るように制御され、かつ、専ら１つの特定のプロセッサ
にのみ参照される。

【００１８】また、本発明の他のマルチプロセッサシス
テムにおいて、前記相互結合ネットワークは、前記プロ
セッサからのライトリクエストを前記Ｎ個の通信レジス
タモジュールの全てに転送する。

【００１９】また、本発明の他のマルチプロセッサシス
テムにおいて、前記通信レジスタ装置は、さらにネット
ワークインタフェース回路を含み、このネットワークイ
ンタフェース回路は前記プロセッサからのライトリクエ
ストを前記Ｎ個の通信レジスタモジュールの全てに転送
する。

【００２０】また、本発明の他のマルチプロセッサシス
テムにおいて、前記通信レジスタ装置は、さらに通信レ
ジスタネットワークを含み、この通信レジスタネットワ
ークは前記プロセッサからある通信レジスタモジュール
にライトリクエストが発生した場合には他の全ての通信
レジスタモジュールにライトリクエストを転送する。

【００２１】また、本発明の他のマルチプロセッサシス
テムにおいて、前記通信レジスタモジュールの各々は、
さらにＭ語（Ｍは整数）からなるＮ個のセットに分割さ
れ、前記プロセッサからのリクエストがリードである場
合には、そのプロセッサが専有する通信レジスタモジュ
ールにおいてリードアクセスが発生し、前記プロセッサ
からのリクエストがライトである場合には、当該リクエ
ストが全ての通信レジスタモジュールにブロードキャス
トされて、全ての通信レジスタモジュールにおいてライ
トアクセスが発生し、前記プロセッサからのリクエスト
がテストアンドセットである場合には、前記通信レジス
タモジュールに１から順番に昇順に付されたモジュール
番号と前記セットに１から順番に昇順に付されたセット
番号とが一致するセットを含む通信レジスタモジュール
に対してテスト動作が行われ、そのテストの結果が”ロ
ック確保失敗”ならば当該テスト結果が前記プロセッサ
に返却され、”ロック確保成功”ならば同一アドレスの
全ての通信レジスタモジュールにおいてロックのライト
アクセスが発生する。

【００２２】また、本発明の他のマルチプロセッサシス
テムにおいて、前記通信レジスタモジュールは、同時に
アクセス可能な複数のポートを有し、プロセッサからの
リードアクセスと、通信レジスタネットワークを介した
ライトアクセスとの同時アクセスを許容する。

【００２３】

【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。

【００２４】図１を参照すると、本発明の一実施例のマ
ルチプロセッサシステムは、データの処理を行うｎ台の
プロセッサ１００と、データを記憶する記憶装置４００
と、プロセッサ間の通信同期のための通信レジスタ装置
３００とを有し、これらは相互結合ネットワーク２００
を介して相互に結合されている。

【００２５】プロセッサ１００は、相互結合ネットワー
クに対して各々１ポートのアクセスポートを有してい
る。また、記憶装置４００は、全体で１ポートのアクセ
スポートを有しているものとする。

【００２６】図２を参照すると、通信レジスタ装置３０
０は、さらにｎ個の通信レジスタモジュール３２０に分
割されている。これら通信レジスタモジュール３２０の
各々には互いに一意に識別可能なモジュール番号という
識別子が付されている。図中、このモジュール番号を＃
１等と表す。通信レジスタモジュール３２０は、相互結
合ネットワークに対して各々１ポートのアクセスポート
を有している。

【００２７】図１を参照すると、相互結合ネットワーク
２００は各プロセッサに対し合計ｎポート、各通信レジ
スタ装置に対して合計ｎポート、主記憶装置に対して１
ポートのアクセスポートを持っている。アクセスポート
間にはアクセスパスが張られ、このアクセスパス上をア
クセスリクエストが流れる。また他の構成として、アク
セススループット向上を目的にアクセスポート、アクセ
スパスを多重に持つ構成も考えられる。例えば、主記憶
装置、相互結合ネットワーク間において、ｎ本のアクセ
スパスを張る構成等がある。

【００２８】プロセッサ１００が記憶装置４００または
通信レジスタ装置３００にアクセスを行う場合、プロセ
ッサ１００はリクエストパケットを生成して、これをア
クセスパスを通じて相互結合ネットワーク２００に送出
する。相互結合ネットワーク２００は複数個のプロセッ
サ１００から送られて来る複数個のリクエストパケット
同士の競合を調停し、各リクエストパケットの行き先で
ある記憶装置４００または通信レジスタ装置３００にル
ーティングし、各々にアクセスパスを通じてリクエスト
パケットを送出する。記憶装置４００または通信レジス
タ装置３００に到着したリクエストパケットは、各装置
内でリードアクセス、もしくはライトアクセスが行われ
る。また、リードアクセスの場合は、再び相互結合ネッ
トワークを介してプロセッサにリードデータが返却され
る。

【００２９】図４を参照すると、相互結合ネットワーク
２００を流れるリクエストパケットのフォーマットは、
アクセス先が記憶装置４００なのか通信レジスタ装置３
００なのかを示すアクセス種別フィールド８０１と、ア
クセスがロードなのかストアなのか等を示すコードフィ
ールド８０２と、記憶装置４００内のアドレスまたは通
信レジスタ３００内のアドレスを示すアドレスフィール
ド８０３と、ライトデータ用のデータフィールド８０４
とから構成されている。ロードアクセスの場合は、読み
出されたデータがデータフィールドに保持され、相互結
合ネットワーク２００を介してプロセッサ１００に返却
される。

【００３０】相互結合ネットワーク２００には、様々な
ネットワーク構成が適用できるが、プロセッサ１００か
ら通信レジスタ装置３００へのリクエストと、それとは
別のプロセッサ１００から別の通信レジスタ装置３００
へのリクエストとが同時にアクセスポートに到達した時
に、ブロッキングが発生しないようなネットワーク構成
が望ましい。例えば、ノンブロッキング型のクロスバー
スイッチ等は望ましい構成の一つである。

【００３１】図３を参照すると、通信レジスタ装置３０
０内の各通信レジスタモジュール３２０は、複数個のワ
ードより構成される通信レジスタメモリ３０１と、通信
レジスタメモリ３０１へライトデータを供給するライト
レジスタ３０２と、通信レジスタメモリ３０１へアドレ
スを供給するアドレスレジスタ３０３と、通信レジスタ
メモリ３０１からリードされたデータを保持するリード
レジスタ３０４と、通信レジスタメモリ３０１にライト
を指示するライト指示レジスタ３０５と、通信レジスタ
メモリ３０１にリードを指示するリード指示レジスタ３
０６と、相互結合ネットワーク２００からのリクエスト
パケットを分解して各部に配布するリクエストパケット
制御回路３１１と、通信レジスタメモリ３０１へのアク
セスを制御する通信レジスタ制御回路３１０と、相互結
合ネットワーク２００へのリプライパケットを生成する
リプライパケット制御回路３１２とを含んでいる。

【００３２】通信レジスタメモリ３０１は０番地から連
続的にアドレス番号が振られている。プロセッサ１００
からの通信レジスタアクセスでは、この通信レジスタア
ドレスを指定することにより、アクセスする通信レジス
タのワード位置を定める。

【００３３】通信レジスタメモリ３０１の各ワードに格
納されるデータの内容については自由に定めることがで
きる。単に同期のために使用するのであれば、ワードの
一部のビットまたは全部を同期用フラグとして使用して
もよい。また、最上位ビットのみを同期用フラグとして
使用して、残りのビットをプロセッサ間で受け渡すデー
タの格納用として使用してもよい。

【００３４】通信レジスタメモリ３０１に対してライト
を行う場合、ライト指示レジスタ３０５を１値に設定
し、ライトするワードのアドレスをアドレスレジスタ３
０３に設定し、ライトするデータをライトレジスタ３０
２に設定する。次のタイミングで、ライトレジスタ３０
２の値は、通信レジスタメモリ３０１の、アドレスレジ
スタ３０３で指定されたワードに書き込まれる。

【００３５】通信レジスタメモリ３０１に対してリード
を行う場合、リード指示レジスタ３０６を１値に設定
し、リードするワードのアドレスをアドレスレジスタ３
０３に設定する。次のタイミングで、通信レジスタメモ
リ３０１の、アドレスレジスタ３０３で指定されたワー
ドからデータが読み出され、リードレジスタ３０４へ保
持される。

【００３６】通信レジスタメモリ３０１の周辺のこれら
のレジスタは、通信レジスタ制御回路３１０が制御す
る。

【００３７】リクエストパケット制御回路３１１は、相
互結合ネットワーク２００より到着するリクエストパケ
ットに対する処理を行う。相互結合ネットワーク２００
よりリクエストパケットを受け取ったならば、リクエス
トコードフィールド８０２をデコードし、ロードアクセ
スなのかストアアクセスなのかも判断する。このデコー
ド結果は通信レジスタ制御回路３１０に送られる。リプ
ライパケット制御回路３１２は、リードレジスタに保持
されたデータをパケットのデータフィールド８０４に格
納して、相互結合ネットワーク２００に対するリプライ
パケットとして構成する。

【００３８】次に、通信レジスタアクセスにおける、通
信レジスタモジュール３２０内での処理について述べ
る。

【００３９】ストアアクセスの場合、通信レジスタメモ
リ３０１は、アドレスフィールド８０３で示されたアド
レスのワードに、データフィールド８０４内のデータが
書き込まれる。即ち、ライトタイミングにおいて、アド
レスフィールド８０３内の通信レジスタアドレスをアド
レスレジスタ３０３に入れる。また、データフィールド
８０４内のライトデータをライトレジスタ３０２に入れ
る。同時にライト指示レジスタ３０５を１値に設定する
ことにより、次のタイミングでライトアクセスが完了す
る。

【００４０】ロードアクセスの場合、通信レジスタメモ
リ３０１は、アドレスフィールド８０３で示されたアド
レスのワードからデータを読み出す。即ち、リードタイ
ミングにおいて、アドレスフィールド８０３内の通信レ
ジスタアドレスをアドレスレジスタ３０３に入れ、同時
にリード指示レジスタ３０６を１値にする。次のタイミ
ングで、読み出されたデータがリードレジスタ３０４に
保持される。このリードレジスタ３０４の保持したデー
タをパケットのデータフィールド８０４に格納して、相
互結合ネットワークに対するリプライパケットとして構
成する。このリプライパケットは、相互結合ネットワー
ク２００に送出される。

【００４１】図２を参照すると、通信レジスタ装置３０
０内の各通信レジスタモジュール３２０は、それぞれｎ
等分されている。この等分されたレジスタ群の各々をセ
ットとよぶ。このセットは１つ当たりｍワードから構成
される。すなわち、各通信レジスタモジュール３２０
は、ｍワードのセットをｎ個づつ有している。なお、こ
のセットには互いに一意に識別可能な番号としてセット
番号が付されている。図中、このセット番号を％１等と
表す。

【００４２】ここで、各通信レジスタモジュール３２０
において、そのモジュール番号と同じセット番号のセッ
トのことを実セットとよび、その実セットにおける通信
レジスタのことを実通信レジスタとよぶ。また、それ以
外の（ｎ−１）個のセットのことをコピーセットとよ
び、そのセット内の通信レジスタのことを通信レジスタ
のコピーとよぶ。同一セット番号が付されたセットは、
同一の内容を格納するように制御される。例えば、通信
レジスタモジュール＃１においては、％１のセットが実
セットであり、他のセットはコピーセットである。

【００４３】ある通信レジスタモジュール３２０にデー
タの書き込みが行われると、そのサイクルにおいて、他
の通信レジスタモジュール内の対応するワードに同一内
容のデータが書き込まれる。本実施例においては、相互
結合ネットワーク２００がその書き込みを制御する。ま
た、各通信レジスタモジュール３２０において、ブロー
ドキャストによるデクリメントとチェック処理とが競合
する場合には、相互結合ネットワーク２００がブロード
キャストの方を優先するように制御する。

【００４４】図５を参照すると、本実施例において４つ
のプロセッサが同期を行う場合には、第１サイクル目で
通信レジスタモジュール＃１でデクリメントが発生し、
これにより他の通信レジスタモジュールにブロードキャ
ストによる書き込みが発生する。また、第２サイクル目
では通信レジスタモジュール＃２でデクリメントが発生
し、これにより他の通信レジスタモジュールにブロード
キャストによる書き込みが発生する。以降、第３サイク
ル目では通信レジスタモジュール＃３について、また、
第４サイクル目では通信レジスタモジュール＃４につい
て、同様の処理が行われる。そして、第５サイクル目で
は各通信レジスタモジュールにおいてチェックが行われ
て、その結果全てのプロセッサが同期した旨が確認され
る。すなわち、従来技術ではプロセッサ台数分を要して
いたチェックのフェーズが、本実施例では１サイクルで
完了することになる。

【００４５】以上の構成により、本実施例において、通
信レジスタアクセスは次のように処理される。リードア
クセスならば、アクセスを発行したプロセッサと同一の
モジュール番号を有する通信レジスタモジュールに対し
て、リードアクセスが行われる。このとき各通信レジス
タは、実セットかコピーセットかの区別無く、アクセス
されることになる。

【００４６】ライトアクセスならば、相互結合ネットワ
ーク２００によってブロードキャストされた後、同一ア
ドレスの各通信レジスタモジュール３２０にライトされ
る。

【００４７】テスト＆セット命令ならば、テストを行う
通信レジスタアドレスに該当する実通信レジスタが存在
する通信レジスタモジュールに対して、テスト処理を行
う。テストの結果、ロック確保失敗ならばテスト結果を
プロセッサに返却する。ロック確保成功ならば、ロック
ビットのライト動作を実通信レジスタに対し行い、ま
た、同一アドレスの全ての通信レジスタコピーに対し、
相互結合ネットワーク２００を経由してロックビットの
ライト処理を行う。

【００４８】このように、本発明の第１の実施例によれ
ば、各プロセッサに専用の通信レジスタモジュール３２
０を設けて、それらに書き込みが発生した際には相互結
合ネットワーク２００を介してその書き込みをブロード
キャストすることにより、各プロセッサ１００から同時
にチェック動作を行えるようになり、このチェック動作
に要する時間を短縮することができる。

【００４９】次に本発明の第２の実施例について説明す
る。この第２の実施例では、通信レジスタ装置３００の
内部構成が以下のように異なる点以外は、上記第１の実
施例と同様の構成を有している。

【００５０】図６を参照すると、本発明の第２の実施例
における通信レジスタ装置３００は、ｎ個の通信レジス
タモジュール３２０を有している点は上記第１の実施例
と同様であるが、この通信レジスタモジュール３２０と
相互結合ネットワーク２００との間にネットワークイン
タフェース回路３３０を有している点で第１の実施例と
は異なる。

【００５１】ネットワークインターフェース回路３３０
は、相互結合ネットワーク２００と各通信レジスタモジ
ュール３２０間のインターフェース機構を有している。
リードアクセス時には、相互結合ネットワーク２００よ
り送られたリクエストを入力ポートと同じ出力ポートへ
通過させる。ライトアクセス時には、リクエストを全て
の通信レジスタモジュール３２０へブロードキャストす
る。この時、リクエストフォーマットは、変更されるこ
となく、各通信レジスタモジュール３２０へ送られる。
テスト＆セットアクセス時には、テストを行う通信レジ
スタアドレスに該当する実通信レジスタが存在する通信
レジスタモジュールに対して、そのリクエストをルーテ
ィングする。さらに、テスト＆セットアクセスの結果、
ロック確保に成功したならば、その結果を全通信レジス
タモジュール３２０にブロードキャストする。

【００５２】各通信レジスタモジュール３２０はネット
ワークインターフェース回路３３０から到着したリクエ
ストに対し、リクエストコードフィールド８０２で示さ
れた処理内容をアドレスフィールド８０３で示された通
信レジスタのワードに対し、アクセスを実行する。

【００５３】この第２の実施例では、各通信レジスタモ
ジュール３２０において、ブロードキャストによるデク
リメントとチェック処理とが競合する場合には、ネット
ワークインターフェース回路３３０がブロードキャスト
の方を優先するように制御する。

【００５４】以上の構成により、第２の実施例におい
て、通信レジスタアクセスは次のように処理される。リ
ードアクセスならば、アクセスを発行したプロセッサと
同一のモジュール番号を有する通信レジスタモジュール
に対して、リードアクセスが行われる。このとき各通信
レジスタは、実セットかコピーセットかの区別無く、ア
クセスされることになる。

【００５５】ライトアクセスならば、ネットワークイン
タフェース回路３３０によってブロードキャストされた
後、同一アドレスの各通信レジスタモジュール３２０に
ライトされる。

【００５６】テスト＆セット命令ならば、テストを行う
通信レジスタアドレスに該当する実通信レジスタが存在
する通信レジスタモジュールに対して、テスト処理を行
う。テストの結果、ロック確保失敗ならばテスト結果を
プロセッサに返却する。ロック確保成功ならば、ロック
ビットのライト動作を実通信レジスタに対し行い、ま
た、同一アドレスの全ての通信レジスタコピーに対し、
ネットワークインタフェース回路３３０を経由してロッ
クビットのライト処理を行う。

【００５７】このように、本発明の第２の実施例によれ
ば、各プロセッサに専用の通信レジスタモジュール３２
０を設けて、それらに書き込みが発生した際にはネット
ワークインタフェース回路３３０を介してその書き込み
をブロードキャストすることにより、各プロセッサ１０
０から同時にチェック動作を行えるようになり、このチ
ェック動作に要する時間を短縮することができる。

【００５８】次に本発明の第３の実施例について説明す
る。この第３の実施例では、通信レジスタ装置３００の
内部構成が以下のように異なる点以外は、上記他の実施
例と同様の構成を有している。

【００５９】図７を参照すると、本発明の第３の実施例
における通信レジスタ装置３００は、ｎ個の通信レジス
タモジュール３２０を有している点は他の実施例と同様
であるが、この通信レジスタモジュール３２０同士を結
合する通信レジスタネットワーク３４０を有する点で他
の実施例とは異なる。

【００６０】この第３の実施例では、通信レジスタモジ
ュール３２０は各々２ポートを有しており、同時に最大
２つまでのアクセスを許容できる。

【００６１】ある通信レジスタモジュール３２０にデー
タの書き込みが行われると、そのサイクルにおいて、他
の通信レジスタモジュール内の対応するワードに同一内
容のデータが書き込まれる。本実施例においては、通信
レジスタネットワーク３４０がその書き込みを制御す
る。また、各通信レジスタモジュール３２０において、
ブロードキャストによるデクリメントとチェック処理と
が競合する場合には、通信レジスタネットワーク３４０
がブロードキャストの方を優先するように制御する。

【００６２】図８を参照すると、本発明の第３の実施例
では、同一サイクルにおいて１つのデクリメントと１つ
以上のチェックとが許容される。すなわち、第１サイク
ル目でデクリメントを終えた通信レジスタモジュール＃
１に対しては、第２サイクル目以降はチェック処理のた
めのアクセスが行われる。その後全通信レジスタモジュ
ールでデクリメントが行われると、全プロセッサが同期
を完了したことになる。そのため、第５サイクル目では
全ての通信レジスタモジュールにおいて同時にチェック
が行われ、その結果全プロセッサが同期を完了したこと
を確認することができる。

【００６３】以上の構成により、第３の実施例におい
て、通信レジスタアクセスは次のように処理される。リ
ードアクセスならば、アクセスを発行したプロセッサと
同一のモジュール番号を有する通信レジスタモジュール
に対して、リードアクセスが行われる。このとき各通信
レジスタは、実セットかコピーセットかの区別無く、ア
クセスされることになる。

【００６４】ライトアクセスならば、通信レジスタネッ
トワーク３４０によってブロードキャストされた後、同
一アドレスの各通信レジスタモジュール３２０にライト
される。

【００６５】テスト＆セット命令ならば、テストを行う
通信レジスタアドレスに該当する実通信レジスタが存在
する通信レジスタモジュールに対して、テスト処理を行
う。テストの結果、ロック確保失敗ならばテスト結果を
プロセッサに返却する。ロック確保成功ならば、ロック
ビットのライト動作を実通信レジスタに対し行い、ま
た、同一アドレスの全ての通信レジスタコピーに対し、
通信レジスタネットワーク３４０を経由してロックビッ
トのライト処理を行う。

【００６６】このように、本発明の第３の実施例によれ
ば、各プロセッサに専用の通信レジスタモジュール３２
０を設けて、それらに書き込みが発生した際には通信レ
ジスタネットワーク３４０を介してその書き込みをブロ
ードキャストすることにより、各プロセッサ１００から
同時にチェック動作を行えるようになり、このチェック
動作に要する時間を短縮することができる。

【００６７】

【発明の効果】以上説明したように本発明によれば、通
信レジスタの参照に伴うプロセッサ間の緩衝を削減する
ことができる。また、これにより、通信レジスタを介し
た同期制御、排他制御、または、通信制御を高速化する
ことができる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムの全体構成
を示す図である。

【図２】本発明の一実施例における通信レジスタ装置の
構成を示す図である。

【図３】本発明の一実施例における通信レジスタ装置内
の通信レジスタモジュールの構成を示す図である。

【図４】本発明の一実施例における相互結合ネットワー
クを通るリクエストのフォーマットを示す図である。

【図５】本発明の第１の実施例および第２の実施例にお
けるタイムチャートである。

【図６】本発明の第２の実施例における通信レジスタ装
置の構成を示す図である。

【図７】本発明の第３の実施例における通信レジスタ装
置の構成を示す図である。

【図８】本発明の第３の実施例におけるタイムチャート
である。

【図９】バリア同期を実現するプログラムの一例であ
る。

【図１０】従来のマルチプロセッサシステムによるタイ
ムチャートである。

【符号の説明】

１００ プロセッサ ２００ 相互結合ネットワーク ３００ 通信レジスタ装置 ３０１ 通信レジスタメモリ ３０２ ライトレジスタ ３０３ アドレスレジスタ ３０４ リードレジスタ ３０５ ライト指示レジスタ ３０６ リード指示レジスタ ３１０ 通信レジスタ制御回路 ３１１ リクエストパケット制御回路 ３１２ リプライパケット制御回路 ３２０ 通信レジスタモジュール ３３０ ネットワークインタフェース回路 ３４０ 通信レジスタネットワーク ４００ 記憶装置

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは整数）のプロセッサと、記憶
   装置と、通信レジスタ装置と、これらプロセッサと記憶
   装置と通信レジスタ装置を相互に結合する相互結合ネッ
   トワークとを含むマルチプロセッサシステムにおいて、 前記通信レジスタ装置は、Ｎ個の通信レジスタモジュー
   ルを含み、これら通信レジスタモジュールの各々は互い
   に各語が同一内容を格納するように制御され、かつ、専
   ら１つの特定のプロセッサにのみ参照されることを特徴
   とするマルチプロセッサシステム。
2. 【請求項２】 前記相互結合ネットワークは、前記プロ
   セッサからのライトリクエストを前記Ｎ個の通信レジス
   タモジュールの全てに転送することを特徴とする請求項
   １記載のマルチプロセッサシステム。
3. 【請求項３】 前記通信レジスタ装置は、さらにネット
   ワークインタフェース回路を含み、このネットワークイ
   ンタフェース回路は前記プロセッサからのライトリクエ
   ストを前記Ｎ個の通信レジスタモジュールの全てに転送
   することを特徴とする請求項１記載のマルチプロセッサ
   システム。
4. 【請求項４】 前記通信レジスタ装置は、さらに通信レ
   ジスタネットワークを含み、この通信レジスタネットワ
   ークは前記プロセッサからある通信レジスタモジュール
   にライトリクエストが発生した場合には他の全ての通信
   レジスタモジュールにライトリクエストを転送すること
   を特徴とする請求項１記載のマルチプロセッサシステ
   ム。
5. 【請求項５】 前記通信レジスタモジュールの各々は、
   さらにＭ語（Ｍは整数）からなるＮ個のセットに分割さ
   れ、 前記プロセッサからのリクエストがリードである場合に
   は、そのプロセッサが専有する通信レジスタモジュール
   においてリードアクセスが発生し、 前記プロセッサからのリクエストがライトである場合に
   は、当該リクエストが全ての通信レジスタモジュールに
   ブロードキャストされて、全ての通信レジスタモジュー
   ルにおいてライトアクセスが発生し、 前記プロセッサからのリクエストがテストアンドセット
   である場合には、前記通信レジスタモジュールに１から
   順番に昇順に付されたモジュール番号と前記セットに１
   から順番に昇順に付されたセット番号とが一致するセッ
   トを含む通信レジスタモジュールに対してテスト動作が
   行われ、そのテストの結果が”ロック確保失敗”ならば
   当該テスト結果が前記プロセッサに返却され、”ロック
   確保成功”ならば同一アドレスの全ての通信レジスタモ
   ジュールにおいてロックのライトアクセスが発生するこ
   とを特徴とする請求項１記載のマルチプロセッサシステ
   ム。
6. 【請求項６】 前記通信レジスタモジュールは、同時に
   アクセス可能な複数のポートを有し、プロセッサからの
   リードアクセスと、通信レジスタネットワークを介した
   ライトアクセスとの同時アクセスを許容することを特徴
   とする請求項４記載のマルチプロセッサシステム。