JP4051788B2 - マルチプロセッサシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、マルチプロセッサシステムにおける通信制御機構に関し、特にロック/アンロック処理を高速化する通信制御機構に関する。
【0002】
【従来の技術】
マルチプロセッサシステムにおいて効率よいマルチプロセス制御または並列プロセス制御を行うためには、プロセッサ間の高速な同期、排他、通信制御が必要である。そのために通信レジスタと呼ばれる主記憶より高速な共有のレジスタを使用する場合がある。
【0003】
特開平8−235137においては、図1に示す構成のマルチプロセッサシステムにおいて、図2に示す構成の通信レジスタを用いたプロセッサ間の高速な同期の例が開示されている。
【0004】
本従来例では、複数のプロセッサ10〜12、主記憶30、通信レジスタ40が相互結合網20で結合されている。通信レジスタ40はさらにプロセッサ数と同数の通信レジスタモジュール400〜402から構成され、通信レジスタモジュール400とプロセッサ10、401と11、402と12は1対1に対応している。各通信レジスタモジュール400〜402は各々複数レジスタから構成される通信レジスタ群500〜502を有する。通信レジスタ群500〜502の相対応する番号のレジスタは通信レジスタモジュール間で同一の値を保持するように制御される。具体的には、プロセッサからの書き込み要求が来た場合は、全通信モジュールに対して同一の値を書き込むよう相互結合網20、または通信モジュール間インターフェース600が制御し、プロセッサからの読み出し要求に対しては、各プロセッサに対応する通信レジスタモジュール内のレジスタから値を読み出す。また通信レジスタ群内の相対応する番号のレジスタのうち1つが実体レジスタとしてあらかじめ定められており、たとえばプロセッサ11からの通信レジスタr0へのテストアンドセット要求に対しては、実体レジスタ(たとえば通信レジスタ群500内のr0)の値をテスト後、条件成立であれば全通信レジスタ群500〜502内のr0に同一の値をセットする。テスト時に条件不成立であればプロセッサにその旨通知し、プロセッサは条件成立するまでテストアンドセット要求を繰り返す。
【0005】
また、近年は既存のプロセッサチップを使用し、プロセッサ外に高速化機構を設けることが一般に行われている。プロセッサ外にプロセッサからアクセスするレジスタを設ける方法として、メモリマップドレジスタ方式(MMR方式)を用いることがよく知られている。MMR方式とは、メモリへのアクセスを行うロードストア等の命令で、オペランドアドレスがあらかじめ定められたアドレスである場合に、そのアクセスをプロセッサ外のレジスタのアドレスとみなすものである。
【0006】
【発明が解決しようとする課題】
特開平8−235137では、プロセッサ11はテスト動作を行うために相互結合網20または通信モジュール間インターフェース600を介して一旦通信レジスタ群501内のr0をアクセスし、条件成立であれば再び相互結合網20または通信モジュール間インターフェース600を介して全通信レジスタ群へセット値をブロードキャストする。またテスト条件不成立であれば、何回も相互結合網20または通信モジュール間インターフェース600を介してテスト動作を繰り返す。これらのアクセスが繰り返されると他のプロセッサによる通信レジスタへのアクセスが阻害される。
【0007】
解決策として、テスト動作は各プロセッサに対応する通信レジスタモジュールを参照し、テスト条件成立時にのみ相互結合網または通信モジュール間インターフェースを介してセット値をブロードキャストすることが考えられるが、異なるプロセッサでほとんど同時に同一の通信レジスタに対してテストアンドセット命令を実行したときの処理のすり抜けをどうふせぐか、という課題が発生する。本発明では上記を解決する手段を開示する。
【0008】
また、特開平8−231537では、プロセッサ外にある通信レジスタへのリード、ライト、テストアンドセット命令をプロセッサがサポートしている場合の技術を開示している。本発明では、上記命令がサポートされていない場合に、プロセッサを変更せずに、ロック処理を高速化する通信レジスタをプロセッサ外に構成する手段を開示する。プロセッサを変更しないと、プロセッサはロード要求にはデータのリプライがあるものとして動作し、ストア要求にはデータのリプライは無いものとして動作する。本条件を守ったて高速にロック処理を行なうと共に、マルチプロセス実行にも対応する通信レジスタ構成手段を開示する。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明のマルチプロセッサシステムは、N個のプロセッサと、主記憶と、プロセッサと主記憶を結合する相互結合網と、上記プロセッサの各々と対応するN個の通信レジスタモジュールから構成され、各通信レジスタモジュールは複数の通信レジスタを有し、該通信レジスタの各々は、相異なる通信レジスタモジュール内の対応するレジスタと同一の内容を保持し、該N個の通信レジスタモジュールを結合するインターフェースを有し、プロセッサからのロック処理要求に対しては該プロセッサに対応する通信レジスタモジュール内の通信レジスタの値を参照し、ロック可能時には前記インターフェースを介して全通信レジスタモジュール内の対応する通信レジスタに同一のロック値を設定し、またプロセッサからのアンロック処理要求に対しては、前記インターフェースを介して全通信レジスタモジュール内の対応する通信レジスタに同一のアンロック値を設定する。
【0010】
さらに、前記インターフェースは、前記通信レジスタモジュールへの同一値書き込み要求は全通信レジスタモジュールで同時に受け付けられるように制御され(たとえばバスで構成する)、前記通信レジスタモジュール内に、該インターフェースからの要求を受け付ける入力制御回路と該インターフェースに要求を出力する出力制御回路と、前記プロセッサからのリクエストを受け付けるリクエスト制御回路と、前記リクエスト制御回路の出力と前記入力制御回路の出力のいずれかを選択するセレクタとをさらに有し、前記セレクタは、入力制御回路からの出力を常に優先して選択するよう制御され、また入力制御回路は、インターフェースからの入力要求を監視し、出力制御回路がロック値をインターフェースに出力する前にインターフェースから該通信レジスタへの設定指示を入力した場合は、出力制御回路からのロック値出力を取り消すよう制御する。
【0011】
前記通信レジスタモジュールはデコーダをさらに有し、該デコーダは、プロセッサからのロード要求のアクセスアドレスが第一の特定の値である時、該ロード要求をある通信レジスタへのロック要求とみなし、またロード要求のアクセスアドレスが第二の特定の値である時、該ロード要求を前記通信レジスタへのリード要求であるとみなし、プロセッサからのストア要求のアクセスアドレスが前記第一の特定の値である時、該ストア要求を前記通信レジスタへのアンロック要求とみなし、またストア要求のアクセスアドレスが前記第二の特定の値である時、該ストア要求を前記通信レジスタへのライト要求であるとみなす。
【0012】
【発明の実施の形態】
図3に本発明のマルチプロセッサシステムの構成図、図4に通信レジスタの構成図を示す。
【0013】
通信レジスタモジュール401〜402は各々プロセッサ10〜12と信号線L80〜82を介して1対1に接続される。信号線L80〜L82は、主記憶をアクセスするためにプロセッサに通常設けられているパスまたはバスである。各プロセッサはアドレス変換機構(図示せず)を備え、信号線L80〜82にロードストア要求および主記憶の実アドレスを出力する。通信レジスタモジュール400〜402は各々複数のレジスタから構成される通信レジスタ群500〜502を有し、通信レジスタモジュール間は通信モジュール間バス700で結合される。通信レジスタ群500〜502内の相対応する番号のレジスタは通信レジスタモジュール間で同一の値を保持するよう制御されている。信号線L80〜82上のロードストア要求は、通信レジスタモジュール内のデコーダ430〜432でデコードされ、要求が主記憶へのアクセス要求である場合は、相互結合網20を介して主記憶30をアクセスするよう制御され、要求が通信レジスタへのアクセス要求である場合は、通信モジュール間バス700を介して通信レジスタ群500をアクセスするよう制御される。
【0014】
なお、通信モジュール間バス700は、全通信レジスタモジュール400〜402へのブロードキャスト書き込み要求が、同時に全通信レジスタモジュールにつくことが保証できれば、バスではなく結合網で構成してもよい。
【0015】
図6に、通信レジスタの実アドレスマッピング(16進)の例を示す。プロセッサ10〜12は4キロバイトページごとのアドレス変換を行うと仮定する。異なる通信レジスタを異なる4キロバイトごとに1本配置することにより、アドレス変換機構による、プロセスごとのアクセス権限の保護を行うことができる。また、1本の通信レジスタに対し、2種類のアドレスをマッピングする。
【0016】
図5(1)に信号線L80〜82上のロードストア要求リクエストの構成図を、(2)にデコーダ430〜432によりデコードされた通信レジスタアクセス要求リクエストの構成図を、(3)にL80〜82に返るリプライデータの内容を示す。
【0017】
なお、通信レジスタの内容が、あるプロセッサ番号と一致するとき、そのレジスタはそのプロセッサによりロックされていることを示し、あらかじめ定められた固定値と一致するとき、そのレジスタは非ロック状態であることを示す。
【0018】
図5(1)のリクエストを(2)の形式にデコードする手順を、デコーダ430を例に説明する。デコーダ430は、主記憶アクセスリクエスト800がロード要求の場合、主記憶アドレスを表900のアドレス1およびアドレス2と比較する。いずれかの通信レジスタのアドレス1(たとえばFF01 0000)と一致した場合、ロック要求を示すリクエストを生成する。R#には通信レジスタ番号r0を設定し、dataには本要求を発生したプロセッサ番号、この場合は10を設定する。またいずれかの通信レジスタのアドレス2(たとえばFF02 0000)と一致した場合は、リード要求を示すリクエストを生成する。R#には通信レジスタ番号r0を設定し、dataには何も設定しない。デコーダ430は、主記憶アクセスリクエスト800がストア要求の場合、主記憶アドレスを表900のアドレス1およびアドレス2と比較する。いずれかの通信レジスタのアドレス1(たとえばFF01 0000)と一致した場合、アンロック要求を示すリクエストを生成する。R#には通信レジスタ番号r0を設定し、dataには非ロック状態を示す固定値を設定する。またいずれかの通信レジスタのアドレス2(たとえばFF02 0000)と一致した場合は、ライト要求を示すリクエストを生成する。R#には通信レジスタ番号r0を設定し、dataにはリクエスト800のdataフィールドの値(書き込みデータ)を設定する。
【0019】
上記のように、ロード要求がロック要求または通信レジスタ読み出し要求に、ストア要求がアンロック要求または通信レジスタ書き込み要求に変化する。プロセッサはロード要求に対してはリプライデータが返ってくるものとして動作し、ストア要求に対しては何も返らないものとして動作する。後述するように、通信レジスタモジュール400は、(3)に示すリプライデータ形式で、ロック要求に対してはロック要求処理後の通信レジスタ設定値を返し、通信レジスタ読み出し要求に対しては通信レジスタの内容を返す。プロセッサは、返ってきた値が自プロセッサ番号であればロック処理成功、その他の値であればロック処理失敗を検知することができ、プロセッサの変更なしにロック成功、失敗をプロセッサに通知することが可能となる。また、アンロックに対しては、プログラムが正しければ、ロックを確保しているプロセッサのみがアンロック要求をだすはずであり、それに対するリプライがなくても問題は発生しない。さらに、同一の通信レジスタに対し、アドレス1でアクセスするとロック/アンロック要求となるが、アドレス2でアクセスすれば通常のリード/ライト動作となるため、マルチプロセス時の通信レジスタの退避回復も可能となる。
【0020】
図7に通信レジスタモジュール400の構成を示す。
【0021】
L80から入力された要求はデコーダ430により図5(2)に示す形式にデコードされ、リクエスト制御回路410に送られる。以下、要求ごとの動作を説明する。
【0022】
(a)ロック要求
ロック要求が入力された場合、リクエスト制御回路410は、要求をセレクタ440に送り、それに基づき通信レジスタ群500内のレジスタの値が読み出され、セレクタ450から出力される。比較器460は、要求がロック要求の場合、読み出された値が非ロック状態を示す固定値であるか調べる。非ロック状態でなければ、リプライ制御回路470に、セレクタ450から読み出された値をdataフィールドに入れてリプライデータを返すよう指示する(ロック失敗)。
【0023】
非ロック状態であれば、比較器460は、セレクタ480にセレクタ450の出力を選ぶように指示する。それに基づきバス出力制御回路490は、バス700に書き込み値(この場合プロセッサ番号10)を出力するためのバス権を確保する。確保したら、リプライ制御回路470にロック成功状態(プロセッサ番号10)をdataフィールドに入れてリプライデータを返すよう指示する。本指示により、バスから通信レジスタ500に実際に書き込みが行われるより早くプロセッサに結果を返すことが可能となる。バス権を確保し書き込み値をブロードキャストすると、自モジュールを含む全通信レジスタモジュールのバス入力回路420に同時に書き込み要求が積まれることになる。セレクタ440内の優先制御回路は、バス入力制御回路420内の書き込み要求をリクエスト制御回路410内の要求より常に優先して選択する。これにより、全通信レジスタモジュールで同時に同一の値を書きこむことが保証される。
【0024】
バス入力回路420は、バス700からの入力を監視している。バス出力回路490がバス権を確保する前に該通信レジスタへの書き込み要求がバス700から入力されると、信号線L90を介してバス出力制御回路490にロック成功取り消しを指示し、バス出力制御回路490はリプライ制御回路470にバス700から入力された書き込み値をdataフィールドに入れてリプライデータを返すよう指示する。すでに該通信レジスタは非ロック状態なので、バス700から書き込み要求があるということは、他の通信レジスタモジュールにおいて先にロックが成立したことを意味するので、バス700から入力された書き込み値は他のプロセッサ#であり、本リプライデータはロック失敗を示すことになる。
【0025】
(b)アンロック要求
アンロック要求が入力された場合、リクエスト制御回路410は、要求をセレクタ440に送り、それに基づき通信レジスタ群500内のレジスタの値が読み出され、セレクタ450から出力される。比較器460は、要求がアンロック要求の場合、読み出された値が自プロセッサ番号10であるか調べる。自プロセッサ番号でなければ処理は終了する。
【0026】
自プロセッサ番号であれば、セレクタ480にセレクタ450の出力を選ぶように指示する。それに基づきバス出力制御回路490は、バス700に書き込み値(この場合非ロック状態を示す固定値)を出力するためのバス権を確保する。バス権を確保し書き込み値をブロードキャストすると、自モジュールを含む全通信レジスタモジュールのバス入力回路420に同時に書き込み要求が積まれることになる。セレクタ440内の優先回路は、バス入力制御回路420内の書き込み要求を常にリクエスト制御回路410内の要求より優先して選択するため、全通信レジスタモジュールで同時に同一の値を書きこむことが保証される。
【0027】
本レジスタに対し、バス権確保までの間に他モジュールから書き込みがくることはない
(c)リード要求
リード要求が入力された場合、リクエスト制御回路410は、要求をセレクタ440に送り、それに基づき通信レジスタ群500内のレジスタの値が読み出され、セレクタ450から出力される。リプライ制御回路470は出力された値をプロセッサに返す。常にバス入力制御回路420の書き込み要求が優先なので、他通信モジュールからの値変更要求とすり抜けることはない。
【0028】
(d)ライト要求
ライト要求が入力された場合、リクエスト制御回路410は、要求をセレクタ480に送り、それに基づきバス出力制御回路490は、バス700に書き込み値(この場合dataフィールドで指定された書き込みデータ)を出力するためのバス権を確保する。バス権を確保し書き込み値をブロードキャストすると、自モジュールを含む全通信レジスタモジュールのバス入力回路420に同時に書き込み要求が積まれ、同時に通信レジスタ群500に書き込みが行われる
<その他の実施の形態>
上記実施の形態では、あるプロセッサで動作するプロセスは常にプロセッサ番号をロック値とする必要があり、マルチプロセスでプロセスごとに異なるロック値を持ちたい場合には、適用ができない。以下その場合の実施の形態例を示す。
【0029】
図8は通信レジスタモジュール400の構成図である。図7との相違はプロセス番号レジスタ1000が追加されていることである。プロセス番号レジスタ1000は、通信レジスタと同様メモリマップド方式でロードストア命令によりアクセスする。プロセス番号レジスタに対してはリード要求とライト要求しかなく、アドレスは1つマップすればよい。デコーダ430は主記憶アクセス要求800がロード要求で、主記憶アドレスがプロセス番号レジスタを示す場合は、プロセス番号レジスタリード要求を生成し、主記憶アクセス要求800がストア要求で、主記憶アドレスがプロセス番号レジスタを示す場合は、プロセス番号レジスタライト要求を生成する。
【0030】
通信レジスタの値がいずれかの通信レジスタモジュール内のプロセス番号レジスタ1000と同じである時、その通信レジスタはロックされていることを示し、予め定められた固定値と一致する時、そのレジスタは非ロック状態であることを示す。
【0031】
(a)プロセッサ番号レジスタリード要求
リード要求が入力された場合、リクエスト制御回路410は、要求をセレクタ440に送り、それに基づきプロセス番号レジスタ1000の値が読み出され、セレクタ450から出力される。リプライ制御回路470は出力された値をプロセッサに返す。
【0032】
(b)プロセッサ番号レジスタライト要求
ライト要求が入力された場合、リクエスト制御回路410は、要求をセレクタ440に送り、それに基づきプロセス番号レジスタ1000に値が書き込まれる。プロセス番号レジスタの変更は、対応するプロセッサ上で動作するソフトがおこなうので、他の通信モジュールの動作とは独立に行なうことができる。
【0033】
(c)ロック要求
ロック要求がリクエスト制御回路410に入力された場合の動作は、図7とほとんど同じであるが、ロック処理成功した時に通信レジスタに書き込まれる値は、プロセッサ番号でなくプロセス番号レジスタ1000の内容である。
【0034】
プロセッサは、ロック処理要求にたいするリプライデータとして、予めプロセス番号レジスタに設定した値と異なる値が返った場合、ロック失敗と判断することができる。
【0035】
(d)アンロック要求
アンロック要求がリクエスト制御回路410に入力された場合の動作は、図7とほとんど同じであるが、比較器460は通信レジスタ群500から読み出された値がプロセス番号レジスタ1000の内容と一致しているかを調べる。調べた跡の動作は図7と同様である。
【0036】
(e)通信レジスタのリード要求、ライト要求
通信レジスタのリード要求もしくはライト要求がリクエスト制御回路410に入力された場合の動作は、図7と全く同じである。
【0037】
【発明の効果】
以上により、以下のことが可能となる。
【0038】
(1)ロック処理時のテスト動作は自プロセッサに対応する通信レジスタモジュールをアクセスし、テスト条件成立時のみ通信モジュール間バスを介して全通信レジスタに値をセットするので、通信モジュール間バスの使用頻度が低くなり、他プロセッサによる通信レジスタのアクセスを阻害しなくなる。
【0039】
(2)条件成立後、通信モジュール間バスのバス権を確保したらただちにプロセッサにロック成功を通知することができるので、実際に通信レジスタに値をセットするより前に結果をプロセッサに通知できる。
【0040】
(3)ロード要求によりロック処理を起動し、ロードリプライデータとしてロック成功/不成功を通知するので、プロセッサの通常のロードストア命令動作を変えることなく、ロック処理を実現できる。
【0041】
(4)通信レジスタをページごとに1本マップすることにより、プロセスごとのアクセス権限の保護を行なうことができる。また1本のレジスタに2種類のアドレスをマップすることにより、ロードストア命令のみを使用して、ロック要求、アンロック要求、リード要求、ライト要求を実現でき、マルチプロセス動作時の待避回復が可能となる。
【0042】
(5)ロック状態を示す値を保持するプロセス番号レジスタを設けることにより、マルチプロセス動作時、複数のプロセスが複数のロック値を使ってロック処理を行なうことができる。
【図面の簡単な説明】
【図1】通信レジスタ装置を持つ従来のマルチプロセッサシステムである。
【図2】従来の通信レジスタ装置の構成図である。
【図3】本発明のマルチプロセッサシステムである。
【図4】本発明の通信レジスタ装置の構成図である。
【図5】プロセッサからのリクエストおよびデコーダ430によるデコード後のリクエストの構成例である。
【図6】通信レジスタのアドレスマッピングの例である。
【図7】本発明の通信レジスタモジュールの構成図である。
【図8】その他の実施の形態における通信レジスタモジュールの構成図である。
【符号の説明】
10〜12:プロセッサ
20:相互結合網
30:主記憶
400〜402:通信レジスタモジュール
500〜502:通信レジスタ群
700:通信モジュール間バス
430:デコーダ
420:バス入力制御回路
460:比較器
490:バス出力制御回路
1000:プロセス番号レジスタ。
Claims (4)
- N個のプロセッサと、主記憶と、プロセッサと主記憶を結合する相互結合網と、当該N個のプロセッサおよび相互結合網とバスまたはパスを介して接続されたN個の通信レジスタモジュールとを備え、当該通信レジスタモジュールは複数の通信レジスタを有し、該通信レジスタの各々は、相異なる通信レジスタモジュール内の対応するレジスタと同一の内容を保持するマルチプロセッサシステムであって、
前記N個の通信レジスタモジュールを結合するインターフェースを有し、
前記プロセッサからのロック処理要求を当該プロセッサから前記バスまたはパスを介して要求されるロード命令によって実現し、
当該ロード命令がプロセッサからのロック処理要求に相当する場合には、要求元のプロセッサに対応する通信レジスタモジュール内の通信レジスタの値を参照し、
当該レジスタの値がロック可能を示す際には前記インターフェースを介して全通信レジスタモジュール内の対応する通信レジスタに同一のロック値を設定し、
前記ロード命令へのリプライとしてロック成功を示す値を前記バスまたはパスを介して返すことを特徴とするマルチプロセッサシステム。 - 前記インターフェースは、前記通信レジスタモジュールへの同一値書き込み要求は全通信レジスタモジュールで同時に受け付けられるように制御され、前記通信レジスタモジュール内に、前記インターフェースからの要求を受け付ける入力制御回路と前記インターフェースに要求を出力する出力制御回路と、前記プロセッサからのリクエストを受け付けるリクエスト制御回路と、前記リクエスト制御回路の出力と前記入力制御回路の出力のいずれかを選択するセレクタとをさらに有し、
前記セレクタは、前記入力制御回路からの出力を常に優先して選択するよう制御され、 また前記入力制御回路は、前記インターフェースからの入力要求を監視し、前記出力制御回路がロック値を前記インターフェースに出力する前に前記インターフェースから前記通信レジスタへの設定指示を入力した場合は、前記出力制御回路からのロック値出力を取り消すよう制御されることを特徴とする請求項1に記載のマルチプロセッサシステム。 - プロセッサからのアンロック処理要求に対しては、前記インターフェースを介して全通信レジスタモジュール内の対応する通信レジスタに同一のアンロック値を設定することを特徴とする、請求項1に記載のマルチプロセッサシステム。
- 前記通信レジスタモジュールはデコーダをさらに有し、
該デコーダは、プロセッサからのロード要求のアクセスアドレスが第1の特定の値である時、該ロード要求をある通信レジスタへのロック要求とみなし、またロード要求のアクセスアドレスが第2の特定の値である時、該ロード要求を前記通信レジスタへのリード要求であるとみなし、
プロセッサからのストア要求のアクセスアドレスが前記第1の特定の値である時、該ストア要求を前記通信レジスタへのアンロック要求とみなし、
またストア要求のアクセスアドレスが前記第2の特定の値である時、該ストア要求を前記通信レジスタへのライト要求であるとみなすことを特徴とする請求項1に記載のマルチプロセッサシステム。
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