JP2000187652A

JP2000187652A - マルチプロセッサシステム

Info

Publication number: JP2000187652A
Application number: JP10366340A
Authority: JP
Inventors: Yoshiko Tamaoki; 由子玉置; Naonobu Sukegawa; 直伸助川; Shoichi Fukagawa; 正一深川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-04
Anticipated expiration: 2018-12-24
Also published as: JP4051788B2

Abstract

(57)【要約】【課題】マルチプロセッサシステムにおいて、プロセッ
サを変更することなく、メモリマップド通信レジスタを
用いて高速ロック処理を実現する。【解決手段】プロセッサ１０〜１２に１対１対応する通
信レジスタモジュール４００〜４０２を設け、ロック処
理テスト動作は対応する通信レジスタモジュールに対し
て行ない、ロック値セット動作およびアンロック動作は
通信モジュール間バス７００を介して全通信モジュール
に同時書き込み制御して行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムにおける通信制御機構に関し、特にロック／ア
ンロック処理を高速化する通信制御機構に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいて効率
よいマルチプロセス制御または並列プロセス制御を行う
ためには、プロセッサ間の高速な同期、排他、通信制御
が必要である。そのために通信レジスタと呼ばれる主記
憶より高速な共有のレジスタを使用する場合がある。

【０００３】特開平８−２３５１３７においては、図１
に示す構成のマルチプロセッサシステムにおいて、図２
に示す構成の通信レジスタを用いたプロセッサ間の高速
な同期の例が開示されている。

【０００４】本従来例では、複数のプロセッサ１０〜１
２、主記憶３０、通信レジスタ４０が相互結合網２０で
結合されている。通信レジスタ４０はさらにプロセッサ
数と同数の通信レジスタモジュール４００〜４０２から
構成され、通信レジスタモジュール４００とプロセッサ
１０、４０１と１１、４０２と１２は１対１に対応して
いる。各通信レジスタモジュール４００〜４０２は各々
複数レジスタから構成される通信レジスタ群５００〜５
０２を有する。通信レジスタ群５００〜５０２の相対応
する番号のレジスタは通信レジスタモジュール間で同一
の値を保持するように制御される。具体的には、プロセ
ッサからの書き込み要求が来た場合は、全通信モジュー
ルに対して同一の値を書き込むよう相互結合網２０、ま
たは通信モジュール間インターフェース６００が制御
し、プロセッサからの読み出し要求に対しては、各プロ
セッサに対応する通信レジスタモジュール内のレジスタ
から値を読み出す。また通信レジスタ群内の相対応する
番号のレジスタのうち１つが実体レジスタとしてあらか
じめ定められており、たとえばプロセッサ１１からの通
信レジスタｒ０へのテストアンドセット要求に対して
は、実体レジスタ（たとえば通信レジスタ群５００内の
ｒ０）の値をテスト後、条件成立であれば全通信レジス
タ群５００〜５０２内のｒ０に同一の値をセットする。
テスト時に条件不成立であればプロセッサにその旨通知
し、プロセッサは条件成立するまでテストアンドセット
要求を繰り返す。

【０００５】また、近年は既存のプロセッサチップを使
用し、プロセッサ外に高速化機構を設けることが一般に
行われている。プロセッサ外にプロセッサからアクセス
するレジスタを設ける方法として、メモリマップドレジ
スタ方式（MMR方式）を用いることがよく知られてい
る。MMR方式とは、メモリへのアクセスを行うロードス
トア等の命令で、オペランドアドレスがあらかじめ定め
られたアドレスである場合に、そのアクセスをプロセッ
サ外のレジスタのアドレスとみなすものである。

【０００６】

【発明が解決しようとする課題】特開平８−２３５１３
７では、プロセッサ１１はテスト動作を行うために相互
結合網２０または通信モジュール間インターフェース６
００を介して一旦通信レジスタ群５０１内のｒ０をアク
セスし、条件成立であれば再び相互結合網２０または通
信モジュール間インターフェース６００を介して全通信
レジスタ群へセット値をブロードキャストする。またテ
スト条件不成立であれば、何回も相互結合網２０または
通信モジュール間インターフェース６００を介してテス
ト動作を繰り返す。これらのアクセスが繰り返されると
他のプロセッサによる通信レジスタへのアクセスが阻害
される。

【０００７】解決策として、テスト動作は各プロセッサ
に対応する通信レジスタモジュールを参照し、テスト条
件成立時にのみ相互結合網または通信モジュール間イン
ターフェースを介してセット値をブロードキャストする
ことが考えられるが、異なるプロセッサでほとんど同時
に同一の通信レジスタに対してテストアンドセット命令
を実行したときの処理のすり抜けをどうふせぐか、とい
う課題が発生する。本発明では上記を解決する手段を開
示する。

【０００８】また、特開平８−２３１５３７では、プロ
セッサ外にある通信レジスタへのリード、ライト、テス
トアンドセット命令をプロセッサがサポートしている場
合の技術を開示している。本発明では、上記命令がサポ
ートされていない場合に、プロセッサを変更せずに、ロ
ック処理を高速化する通信レジスタをプロセッサ外に構
成する手段を開示する。プロセッサを変更しないと、プ
ロセッサはロード要求にはデータのリプライがあるもの
として動作し、ストア要求にはデータのリプライは無い
ものとして動作する。本条件を守ったて高速にロック処
理を行なうと共に、マルチプロセス実行にも対応する通
信レジスタ構成手段を開示する。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明のマルチプロセッサシステムは、Ｎ個のプロ
セッサと、主記憶と、プロセッサと主記憶を結合する相
互結合網と、上記プロセッサの各々と対応するＮ個の通
信レジスタモジュールから構成され、各通信レジスタモ
ジュールは複数の通信レジスタを有し、該通信レジスタ
の各々は、相異なる通信レジスタモジュール内の対応す
るレジスタと同一の内容を保持し、該Ｎ個の通信レジス
タモジュールを結合するインターフェースを有し、プロ
セッサからのロック処理要求に対しては該プロセッサに
対応する通信レジスタモジュール内の通信レジスタの値
を参照し、ロック可能時には前記インターフェースを介
して全通信レジスタモジュール内の対応する通信レジス
タに同一のロック値を設定し、またプロセッサからのア
ンロック処理要求に対しては、前記インターフェースを
介して全通信レジスタモジュール内の対応する通信レジ
スタに同一のアンロック値を設定する。

【００１０】さらに、前記インターフェースは、前記通
信レジスタモジュールへの同一値書き込み要求は全通信
レジスタモジュールで同時に受け付けられるように制御
され（たとえばバスで構成する）、前記通信レジスタモ
ジュール内に、該インターフェースからの要求を受け付
ける入力制御回路と該インターフェースに要求を出力す
る出力制御回路と、前記プロセッサからのリクエストを
受け付けるリクエスト制御回路と、前記リクエスト制御
回路の出力と前記入力制御回路の出力のいずれかを選択
するセレクタとをさらに有し、前記セレクタは、入力制
御回路からの出力を常に優先して選択するよう制御さ
れ、また入力制御回路は、インターフェースからの入力
要求を監視し、出力制御回路がロック値をインターフェ
ースに出力する前にインターフェースから該通信レジス
タへの設定指示を入力した場合は、出力制御回路からの
ロック値出力を取り消すよう制御する。

【００１１】前記通信レジスタモジュールはデコーダを
さらに有し、該デコーダは、プロセッサからのロード要
求のアクセスアドレスが第一の特定の値である時、該ロ
ード要求をある通信レジスタへのロック要求とみなし、
またロード要求のアクセスアドレスが第二の特定の値で
ある時、該ロード要求を前記通信レジスタへのリード要
求であるとみなし、プロセッサからのストア要求のアク
セスアドレスが前記第一の特定の値である時、該ストア
要求を前記通信レジスタへのアンロック要求とみなし、
またストア要求のアクセスアドレスが前記第二の特定の
値である時、該ストア要求を前記通信レジスタへのライ
ト要求であるとみなす。

【００１２】

【発明の実施の形態】図３に本発明のマルチプロセッサ
システムの構成図、図４に通信レジスタの構成図を示
す。

【００１３】通信レジスタモジュール４０１〜４０２は
各々プロセッサ１０〜１２と信号線L８０〜８２を介し
て１対１に接続される。信号線L８０〜L８２は、主記憶
をアクセスするためにプロセッサに通常設けられている
パスまたはバスである。各プロセッサはアドレス変換機
構(図示せず)を備え、信号線L８０〜８２にロードスト
ア要求および主記憶の実アドレスを出力する。通信レジ
スタモジュール４００〜４０２は各々複数のレジスタか
ら構成される通信レジスタ群５００〜５０２を有し、通
信レジスタモジュール間は通信モジュール間バス７００
で結合される。通信レジスタ群５００〜５０２内の相対
応する番号のレジスタは通信レジスタモジュール間で同
一の値を保持するよう制御されている。信号線L８０〜
８２上のロードストア要求は、通信レジスタモジュール
内のデコーダ４３０〜４３２でデコードされ、要求が主
記憶へのアクセス要求である場合は、相互結合網２０を
介して主記憶３０をアクセスするよう制御され、要求が
通信レジスタへのアクセス要求である場合は、通信モジ
ュール間バス７００を介して通信レジスタ群５００をア
クセスするよう制御される。

【００１４】なお、通信モジュール間バス７００は、全
通信レジスタモジュール４００〜４０２へのブロードキ
ャスト書き込み要求が、同時に全通信レジスタモジュー
ルにつくことが保証できれば、バスではなく結合網で構
成してもよい。

【００１５】図６に、通信レジスタの実アドレスマッピ
ング（１６進）の例を示す。プロセッサ１０〜１２は4
キロバイトページごとのアドレス変換を行うと仮定す
る。異なる通信レジスタを異なる４キロバイトごとに１
本配置することにより、アドレス変換機構による、プロ
セスごとのアクセス権限の保護を行うことができる。ま
た、１本の通信レジスタに対し、2種類のアドレスをマ
ッピングする。

【００１６】図５（１）に信号線L８０〜８２上のロー
ドストア要求リクエストの構成図を、（２）にデコーダ
４３０〜４３２によりデコードされた通信レジスタアク
セス要求リクエストの構成図を、（３）にL８０〜８２
に返るリプライデータの内容を示す。

【００１７】なお、通信レジスタの内容が、あるプロセ
ッサ番号と一致するとき、そのレジスタはそのプロセッ
サによりロックされていることを示し、あらかじめ定め
られた固定値と一致するとき、そのレジスタは非ロック
状態であることを示す。

【００１８】図５（１）のリクエストを（２）の形式に
デコードする手順を、デコーダ４３０を例に説明する。
デコーダ４３０は、主記憶アクセスリクエスト８００が
ロード要求の場合、主記憶アドレスを表９００のアドレ
ス１およびアドレス２と比較する。いずれかの通信レジ
スタのアドレス１（たとえばFF01 0000）と一致した場
合、ロック要求を示すリクエストを生成する。Ｒ＃には
通信レジスタ番号ｒ０を設定し、ｄａｔａには本要求を
発生したプロセッサ番号、この場合は１０を設定する。
またいずれかの通信レジスタのアドレス２（たとえばFF
02 0000）と一致した場合は、リード要求を示すリクエ
ストを生成する。Ｒ＃には通信レジスタ番号ｒ０を設定
し、ｄａｔａには何も設定しない。デコーダ４３０は、
主記憶アクセスリクエスト８００がストア要求の場合、
主記憶アドレスを表９００のアドレス１およびアドレス
２と比較する。いずれかの通信レジスタのアドレス１
（たとえばFF01 0000）と一致した場合、アンロック要
求を示すリクエストを生成する。Ｒ＃には通信レジスタ
番号ｒ０を設定し、ｄａｔａには非ロック状態を示す固
定値を設定する。またいずれかの通信レジスタのアドレ
ス２（たとえばFF02 0000）と一致した場合は、ライト
要求を示すリクエストを生成する。Ｒ＃には通信レジス
タ番号ｒ０を設定し、ｄａｔａにはリクエスト８００の
ｄａｔａフィールドの値（書き込みデータ）を設定す
る。

【００１９】上記のように、ロード要求がロック要求ま
たは通信レジスタ読み出し要求に、ストア要求がアンロ
ック要求または通信レジスタ書き込み要求に変化する。
プロセッサはロード要求に対してはリプライデータが返
ってくるものとして動作し、ストア要求に対しては何も
返らないものとして動作する。後述するように、通信レ
ジスタモジュール４００は、（３）に示すリプライデー
タ形式で、ロック要求に対してはロック要求処理後の通
信レジスタ設定値を返し、通信レジスタ読み出し要求に
対しては通信レジスタの内容を返す。プロセッサは、返
ってきた値が自プロセッサ番号であればロック処理成
功、その他の値であればロック処理失敗を検知すること
ができ、プロセッサの変更なしにロック成功、失敗をプ
ロセッサに通知することが可能となる。また、アンロッ
クに対しては、プログラムが正しければ、ロックを確保
しているプロセッサのみがアンロック要求をだすはずで
あり、それに対するリプライがなくても問題は発生しな
い。さらに、同一の通信レジスタに対し、アドレス１で
アクセスするとロック／アンロック要求となるが、アド
レス２でアクセスすれば通常のリード／ライト動作とな
るため、マルチプロセス時の通信レジスタの退避回復も
可能となる。

【００２０】図７に通信レジスタモジュール４００の構
成を示す。

【００２１】L８０から入力された要求はデコーダ４３
０により図５（２）に示す形式にデコードされ、リクエ
スト制御回路４１０に送られる。以下、要求ごとの動作
を説明する。

【００２２】(ａ)ロック要求ロック要求が入力された場合、リクエスト制御回路４１
０は、要求をセレクタ４４０に送り、それに基づき通信
レジスタ群５００内のレジスタの値が読み出され、セレ
クタ４５０から出力される。比較器４６０は、要求がロ
ック要求の場合、読み出された値が非ロック状態を示す
固定値であるか調べる。非ロック状態でなければ、リプ
ライ制御回路４７０に、セレクタ４５０から読み出され
た値をｄａｔａフィールドに入れてリプライデータを返
すよう指示する（ロック失敗）。

【００２３】非ロック状態であれば、比較器４６０は、
セレクタ４８０にセレクタ４５０の出力を選ぶように指
示する。それに基づきバス出力制御回路４９０は、バス
７００に書き込み値（この場合プロセッサ番号１０）を
出力するためのバス権を確保する。確保したら、リプラ
イ制御回路４７０にロック成功状態（プロセッサ番号１
０）をｄａｔａフィールドに入れてリプライデータを返
すよう指示する。本指示により、バスから通信レジスタ
５００に実際に書き込みが行われるより早くプロセッサ
に結果を返すことが可能となる。バス権を確保し書き込
み値をブロードキャストすると、自モジュールを含む全
通信レジスタモジュールのバス入力回路４２０に同時に
書き込み要求が積まれることになる。セレクタ４４０内
の優先制御回路は、バス入力制御回路４２０内の書き込
み要求をリクエスト制御回路４１０内の要求より常に優
先して選択する。これにより、全通信レジスタモジュー
ルで同時に同一の値を書きこむことが保証される。

【００２４】バス入力回路４２０は、バス７００からの
入力を監視している。バス出力回路４９０がバス権を確
保する前に該通信レジスタへの書き込み要求がバス７０
０から入力されると、信号線L９０を介してバス出力制
御回路４９０にロック成功取り消しを指示し、バス出力
制御回路４９０はリプライ制御回路４７０にバス７００
から入力された書き込み値をｄａｔａフィールドに入れ
てリプライデータを返すよう指示する。すでに該通信レ
ジスタは非ロック状態なので、バス７００から書き込み
要求があるということは、他の通信レジスタモジュール
において先にロックが成立したことを意味するので、バ
ス７００から入力された書き込み値は他のプロセッサ＃
であり、本リプライデータはロック失敗を示すことにな
る。

【００２５】（ｂ）アンロック要求アンロック要求が入力された場合、リクエスト制御回路
４１０は、要求をセレクタ４４０に送り、それに基づき
通信レジスタ群５００内のレジスタの値が読み出され、
セレクタ４５０から出力される。比較器４６０は、要求
がアンロック要求の場合、読み出された値が自プロセッ
サ番号１０であるか調べる。自プロセッサ番号でなけれ
ば処理は終了する。

【００２６】自プロセッサ番号であれば、セレクタ４８
０にセレクタ４５０の出力を選ぶように指示する。それ
に基づきバス出力制御回路４９０は、バス７００に書き
込み値（この場合非ロック状態を示す固定値）を出力す
るためのバス権を確保する。バス権を確保し書き込み値
をブロードキャストすると、自モジュールを含む全通信
レジスタモジュールのバス入力回路４２０に同時に書き
込み要求が積まれることになる。セレクタ４４０内の優
先回路は、バス入力制御回路４２０内の書き込み要求を
常にリクエスト制御回路４１０内の要求より優先して選
択するため、全通信レジスタモジュールで同時に同一の
値を書きこむことが保証される。

【００２７】本レジスタに対し、バス権確保までの間に
他モジュールから書き込みがくることはない（ｃ）リード要求リード要求が入力された場合、リクエスト制御回路４１
０は、要求をセレクタ４４０に送り、それに基づき通信
レジスタ群５００内のレジスタの値が読み出され、セレ
クタ４５０から出力される。リプライ制御回路４７０は
出力された値をプロセッサに返す。常にバス入力制御回
路４２０の書き込み要求が優先なので、他通信モジュー
ルからの値変更要求とすり抜けることはない。

【００２８】（ｄ）ライト要求ライト要求が入力された場合、リクエスト制御回路４１
０は、要求をセレクタ４８０に送り、それに基づきバス
出力制御回路４９０は、バス７００に書き込み値（この
場合ｄａｔａフィールドで指定された書き込みデータ）
を出力するためのバス権を確保する。バス権を確保し書
き込み値をブロードキャストすると、自モジュールを含
む全通信レジスタモジュールのバス入力回路４２０に同
時に書き込み要求が積まれ、同時に通信レジスタ群５０
０に書き込みが行われる＜その他の実施の形態＞上記実施の形態では、あるプロ
セッサで動作するプロセスは常にプロセッサ番号をロッ
ク値とする必要があり、マルチプロセスでプロセスごと
に異なるロック値を持ちたい場合には、適用ができな
い。以下その場合の実施の形態例を示す。

【００２９】図８は通信レジスタモジュール４００の構
成図である。図７との相違はプロセス番号レジスタ１０
００が追加されていることである。プロセス番号レジス
タ１０００は、通信レジスタと同様メモリマップド方式
でロードストア命令によりアクセスする。プロセス番号
レジスタに対してはリード要求とライト要求しかなく、
アドレスは１つマップすればよい。デコーダ４３０は主
記憶アクセス要求８００がロード要求で、主記憶アドレ
スがプロセス番号レジスタを示す場合は、プロセス番号
レジスタリード要求を生成し、主記憶アクセス要求８０
０がストア要求で、主記憶アドレスがプロセス番号レジ
スタを示す場合は、プロセス番号レジスタライト要求を
生成する。

【００３０】通信レジスタの値がいずれかの通信レジス
タモジュール内のプロセス番号レジスタ１０００と同じ
である時、その通信レジスタはロックされていることを
示し、予め定められた固定値と一致する時、そのレジス
タは非ロック状態であることを示す。

【００３１】（ａ）プロセッサ番号レジスタリード要求リード要求が入力された場合、リクエスト制御回路４１
０は、要求をセレクタ４４０に送り、それに基づきプロ
セス番号レジスタ１０００の値が読み出され、セレクタ
４５０から出力される。リプライ制御回路４７０は出力
された値をプロセッサに返す。

【００３２】（ｂ）プロセッサ番号レジスタライト要求ライト要求が入力された場合、リクエスト制御回路４１
０は、要求をセレクタ４４０に送り、それに基づきプロ
セス番号レジスタ１０００に値が書き込まれる。プロセ
ス番号レジスタの変更は、対応するプロセッサ上で動作
するソフトがおこなうので、他の通信モジュールの動作
とは独立に行なうことができる。

【００３３】（ｃ）ロック要求ロック要求がリクエスト制御回路４１０に入力された場
合の動作は、図７とほとんど同じであるが、ロック処理
成功した時に通信レジスタに書き込まれる値は、プロセ
ッサ番号でなくプロセス番号レジスタ１０００の内容で
ある。

【００３４】プロセッサは、ロック処理要求にたいする
リプライデータとして、予めプロセス番号レジスタに設
定した値と異なる値が返った場合、ロック失敗と判断す
ることができる。

【００３５】（ｄ）アンロック要求アンロック要求がリクエスト制御回路４１０に入力され
た場合の動作は、図７とほとんど同じであるが、比較器
４６０は通信レジスタ群５００から読み出された値がプ
ロセス番号レジスタ１０００の内容と一致しているかを
調べる。調べた跡の動作は図７と同様である。

【００３６】（ｅ）通信レジスタのリード要求、ライト
要求通信レジスタのリード要求もしくはライト要求がリクエ
スト制御回路４１０に入力された場合の動作は、図７と
全く同じである。

【００３７】

【発明の効果】以上により、以下のことが可能となる。

【００３８】（１）ロック処理時のテスト動作は自プロ
セッサに対応する通信レジスタモジュールをアクセス
し、テスト条件成立時のみ通信モジュール間バスを介し
て全通信レジスタに値をセットするので、通信モジュー
ル間バスの使用頻度が低くなり、他プロセッサによる通
信レジスタのアクセスを阻害しなくなる。

【００３９】（２）条件成立後、通信モジュール間バス
のバス権を確保したらただちにプロセッサにロック成功
を通知することができるので、実際に通信レジスタに値
をセットするより前に結果をプロセッサに通知できる。

【００４０】（３）ロード要求によりロック処理を起動
し、ロードリプライデータとしてロック成功／不成功を
通知するので、プロセッサの通常のロードストア命令動
作を変えることなく、ロック処理を実現できる。

【００４１】（４）通信レジスタをページごとに１本マ
ップすることにより、プロセスごとのアクセス権限の保
護を行なうことができる。また１本のレジスタに２種類
のアドレスをマップすることにより、ロードストア命令
のみを使用して、ロック要求、アンロック要求、リード
要求、ライト要求を実現でき、マルチプロセス動作時の
待避回復が可能となる。

【００４２】（５）ロック状態を示す値を保持するプロ
セス番号レジスタを設けることにより、マルチプロセス
動作時、複数のプロセスが複数のロック値を使ってロッ
ク処理を行なうことができる。

【図面の簡単な説明】

【図１】通信レジスタ装置を持つ従来のマルチプロセッ
サシステムである。

【図２】従来の通信レジスタ装置の構成図である。

【図３】本発明のマルチプロセッサシステムである。

【図４】本発明の通信レジスタ装置の構成図である。

【図５】プロセッサからのリクエストおよびデコーダ４
３０によるデコード後のリクエストの構成例である。

【図６】通信レジスタのアドレスマッピングの例であ
る。

【図７】本発明の通信レジスタモジュールの構成図であ
る。

【図８】その他の実施の形態における通信レジスタモジ
ュールの構成図である。

【符号の説明】

１０〜１２：プロセッサ２０：相互結合網３０：主記憶４００〜４０２：通信レジスタモジュール５００〜５０２：通信レジスタ群７００：通信モジュール間バス４３０：デコーダ４２０：バス入力制御回路４６０：比較器４９０：バス出力制御回路１０００：プロセス番号レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者深川正一神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内Ｆターム(参考） 5B045 BB12 DD01 GG11 5B098 AA10 GA01 GC16 GD03 GD12 GD16

Claims

【特許請求の範囲】

【請求項１】Ｎ個のプロセッサと、主記憶と、プロセッ
サと主記憶を結合する相互結合網と、上記プロセッサの
各々と対応するＮ個の通信レジスタモジュールから構成
され、各通信レジスタモジュールは複数の通信レジスタ
を有し、該通信レジスタの各々は、相異なる通信レジス
タモジュール内の対応するレジスタと同一の内容を保持
するマルチプロセッサシステムにおいて、前記Ｎ個の通
信レジスタモジュールを結合するインターフェースを有
し、プロセッサからのロック処理要求に対しては要求元
のプロセッサに対応する通信レジスタモジュール内の通
信レジスタの値を参照し、ロック可能時には前記インタ
ーフェースを介して全通信レジスタモジュール内の対応
する通信レジスタに同一のロック値を設定することを特
徴とするマルチプロセッサシステム。
【請求項２】前記インターフェースは、前記通信レジス
タモジュールへの同一値書き込み要求は全通信レジスタ
モジュールで同時に受け付けられるように制御され、前
記通信レジスタモジュール内に、前記インターフェース
からの要求を受け付ける入力制御回路と前記インターフ
ェースに要求を出力する出力制御回路と、前記プロセッ
サからのリクエストを受け付けるリクエスト制御回路
と、前記リクエスト制御回路の出力と前記入力制御回路
の出力のいずれかを選択するセレクタとをさらに有し、
前記セレクタは、前記入力制御回路からの出力を常に優
先して選択するよう制御され、また前記入力制御回路
は、前記インターフェースからの入力要求を監視し、前
記出力制御回路がロック値を前記インターフェースに出
力する前に前記インターフェースから前記通信レジスタ
への設定指示を入力した場合は、前記出力制御回路から
のロック値出力を取り消すよう制御されることを特徴と
する請求項１に記載のマルチプロセッサシステム。
【請求項３】プロセッサからのアンロック処理要求に対
しては、前記インターフェースを介して全通信レジスタ
モジュール内の対応する通信レジスタに同一のアンロッ
ク値を設定することを特徴とする、請求項１に記載のマ
ルチプロセッサシステム。
【請求項４】前記通信レジスタモジュールはデコーダを
さらに有し、該デコーダは、プロセッサからのロード要
求のアクセスアドレスが第１の特定の値である時、該ロ
ード要求をある通信レジスタへのロック要求とみなし、
またロード要求のアクセスアドレスが第２の特定の値で
ある時、該ロード要求を前記通信レジスタへのリード要
求であるとみなし、プロセッサからのストア要求のアク
セスアドレスが前記第１の特定の値である時、該ストア
要求を前記通信レジスタへのアンロック要求とみなし、
またストア要求のアクセスアドレスが前記第２の特定の
値である時、該ストア要求を前記通信レジスタへのライ
ト要求であるとみなすことを特徴とする請求項１に記載
のマルチプロセッサシステム。