JPS61188656A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS61188656A JPS61188656A JP2780285A JP2780285A JPS61188656A JP S61188656 A JPS61188656 A JP S61188656A JP 2780285 A JP2780285 A JP 2780285A JP 2780285 A JP2780285 A JP 2780285A JP S61188656 A JPS61188656 A JP S61188656A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- processor
- processing system
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は少なくとも２つの処理系を含むシステムにおい
てその一方の処理系のプロセッサが他方あ処理系めメモ
リを共有する場合のアクセス態様を改善したメモリアク
セス方式に関する。
てその一方の処理系のプロセッサが他方あ処理系めメモ
リを共有する場合のアクセス態様を改善したメモリアク
セス方式に関する。
情報処理システムには、既設めプロセッサ、メモリを含
む処理系（サブ・システム）に別個のプロセッサ、メモ
リを含む新たな処理系（サブシステム）を接続してシス
テムを拡張していく形式のシステムがある。このような
システムにおいて、その成るサブシステムのプロセッサ
が他のサブシステムのメモリを共有して処理を進めたい
場合がある。
む処理系（サブ・システム）に別個のプロセッサ、メモ
リを含む新たな処理系（サブシステム）を接続してシス
テムを拡張していく形式のシステムがある。このような
システムにおいて、その成るサブシステムのプロセッサ
が他のサブシステムのメモリを共有して処理を進めたい
場合がある。
そのような場合に、共有されるメモリへのアクセスを柔
軟に、メモリの容量条件が異なってもこれに禍いされる
ことなく、：為し得ることが要望される。
軟に、メモリの容量条件が異なってもこれに禍いされる
ことなく、：為し得ることが要望される。
従来のこの種システムにおいては、そのサブシステム間
でメモリの共有を具現化する手段として、サブシステム
間のアクセスに少なくとも一方からの乗り入れを可能に
する手段を有している。それはアドレス条件の整合をハ
ード的に固定して設定するか、又はスイッチ等のアドレ
ス変換回路により実現している。
でメモリの共有を具現化する手段として、サブシステム
間のアクセスに少なくとも一方からの乗り入れを可能に
する手段を有している。それはアドレス条件の整合をハ
ード的に固定して設定するか、又はスイッチ等のアドレ
ス変換回路により実現している。
しかしながら、これら手段はいずれも、物理的アドレス
が固定しているため、同一アドレス空間のメモリが追加
された場合、そのままではアドレス条件に不都合が生ず
る。これを回避するためには、追加のメモリをアドレス
的に区別し得るハード的な手当てを施さねばならない。
が固定しているため、同一アドレス空間のメモリが追加
された場合、そのままではアドレス条件に不都合が生ず
る。これを回避するためには、追加のメモリをアドレス
的に区別し得るハード的な手当てを施さねばならない。
これは追加される数が増えれば増えるほどその不利が助
長されることになる。
長されることになる。
本発明は上述した問題点を解決し得るメモリアクセス方
式を堤供するもので、その目的は、第１のハスに接続さ
れる第１のプロセッサから、第２のブロセ・７すが接続
され得る第２のバスに接続されるメモリをアクセスする
方式において、前記メモリのアクセス先頭アドレスを前
記第１のプロセッサにより設定する手段と、そのアクセ
ス先頭アドレスと前記第１のプロセッサから発せられる
メモリアドレスとを比較する手段と、比較結果に応答し
て前記第２のバスの使用権を得る手段と、比較結果に応
じて前記第１のプロセッサからのメモリアドレスを前記
第２のプロセッサが前記メモリをアクセスし得るアドレ
スにソフト的制御の下に変換する手段とを備えて、前記
第１のプロセッサにより前記メモリをアクセスし得るよ
うにしたものである。
式を堤供するもので、その目的は、第１のハスに接続さ
れる第１のプロセッサから、第２のブロセ・７すが接続
され得る第２のバスに接続されるメモリをアクセスする
方式において、前記メモリのアクセス先頭アドレスを前
記第１のプロセッサにより設定する手段と、そのアクセ
ス先頭アドレスと前記第１のプロセッサから発せられる
メモリアドレスとを比較する手段と、比較結果に応答し
て前記第２のバスの使用権を得る手段と、比較結果に応
じて前記第１のプロセッサからのメモリアドレスを前記
第２のプロセッサが前記メモリをアクセスし得るアドレ
スにソフト的制御の下に変換する手段とを備えて、前記
第１のプロセッサにより前記メモリをアクセスし得るよ
うにしたものである。
本発明方式によれば、既設の処理系に追加された処理系
のメモリのアクセスは既設の処理系プロセッサにより設
定されたアクセス先頭アドレスと既設の処理系プロセッ
サから発せられるメモリアドレスとを比較し、その比較
結果に応じて既設の処理系プロセッサからのメモリアド
レスを追加処理系プロセッサが前記メモリをアクセスし
得るアドレスにソフト的制御の下に変換して前記メモリ
がアクセスされる。この関係は追加処理系プロセッサか
ら既設処理系のメモリへのアクセスにおいても同様であ
る。
のメモリのアクセスは既設の処理系プロセッサにより設
定されたアクセス先頭アドレスと既設の処理系プロセッ
サから発せられるメモリアドレスとを比較し、その比較
結果に応じて既設の処理系プロセッサからのメモリアド
レスを追加処理系プロセッサが前記メモリをアクセスし
得るアドレスにソフト的制御の下に変換して前記メモリ
がアクセスされる。この関係は追加処理系プロセッサか
ら既設処理系のメモリへのアクセスにおいても同様であ
る。
従って、一方の処理系プロセッサから他方の処理系メモ
リへのアクセスのためのアドレス条件を可変的に変更し
得る。又、これにより、メモリ５の容量条件が異なる場
合にもそれに対処し得る。
リへのアクセスのためのアドレス条件を可変的に変更し
得る。又、これにより、メモリ５の容量条件が異なる場
合にもそれに対処し得る。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
添付図面は本発明の一実施例を示す。この図において、
ｌ、２．３及び４は既設の処理系のマイクロプロセッサ
ユニット（ＭＰＵ）、メモリ、制御回路及びバスである
。５は既設処理系に追加された処理系を搭載しているプ
リント板である。この追加処理系はマイクロプロセッサ
ユニット（ＭＰＵ）６．メモリ７、先頭アドレスレジス
タ８゜比較回路９．アドレス用ドライバ／レシーバ１０
゜データ用ドライバ／レシーバ１１及びパ°ス１２を有
し、Ｍ Ｐ Ｕ ６及びメモリ７はバス１２に接続され
、レジスタ８はバス４に接続され得るようになっている
ほか、比較回路９．アドレス用ドライバ／レシーバ（ア
ドレス用ＤＶ／ＲＶ）１０及びデータ用ドライバ／レシ
ーバ（−ｉ’−夕用ＤＶ／ＲＶ）１１はバス４とバス１
２との間に接続され、比較回路９の一致出力にてバス１
２の使用権を獲得しアドレス用ドライバ／レシーバ１０
に後述するようなファームウェアにより設定されたアド
レス変換条件でアドレスドライバをイネーブルにすると
共にデータ用ドライバ／レシーバ１１のイネーブルも生
じさせるように構成されている。バス４も又バス１２も
図面上では便宜上データ、アドレスの区別なしに示され
ているが、実際には区別されている。
ｌ、２．３及び４は既設の処理系のマイクロプロセッサ
ユニット（ＭＰＵ）、メモリ、制御回路及びバスである
。５は既設処理系に追加された処理系を搭載しているプ
リント板である。この追加処理系はマイクロプロセッサ
ユニット（ＭＰＵ）６．メモリ７、先頭アドレスレジス
タ８゜比較回路９．アドレス用ドライバ／レシーバ１０
゜データ用ドライバ／レシーバ１１及びパ°ス１２を有
し、Ｍ Ｐ Ｕ ６及びメモリ７はバス１２に接続され
、レジスタ８はバス４に接続され得るようになっている
ほか、比較回路９．アドレス用ドライバ／レシーバ（ア
ドレス用ＤＶ／ＲＶ）１０及びデータ用ドライバ／レシ
ーバ（−ｉ’−夕用ＤＶ／ＲＶ）１１はバス４とバス１
２との間に接続され、比較回路９の一致出力にてバス１
２の使用権を獲得しアドレス用ドライバ／レシーバ１０
に後述するようなファームウェアにより設定されたアド
レス変換条件でアドレスドライバをイネーブルにすると
共にデータ用ドライバ／レシーバ１１のイネーブルも生
じさせるように構成されている。バス４も又バス１２も
図面上では便宜上データ、アドレスの区別なしに示され
ているが、実際には区別されている。
このように構成される処理系における既設処理系プロセ
ッサ１による追加処理系メモリ７のアクセス態様例を説
明する。
ッサ１による追加処理系メモリ７のアクセス態様例を説
明する。
説明の都合上、Ｍ Ｐ Ｕ、 １によるメモリ２のアド
レス範囲も、又ＭＰＵ６によるメモリ７のアドレス範囲
も１０００元至１９θ９であり、ＭＰＵＩによるメモリ
７のアドレス範囲は２０００乃至２９９９に設定されて
いるものとする。
レス範囲も、又ＭＰＵ６によるメモリ７のアドレス範囲
も１０００元至１９θ９であり、ＭＰＵＩによるメモリ
７のアドレス範囲は２０００乃至２９９９に設定されて
いるものとする。
ＭＰＵＩがメモリ７をアクセスしたい状態が発生すると
、先ず、ＭＰＵＩのプログラムが先頭アドレスの上位所
定ビット、例えば上述の段別ではアドレス２０００の２
を先頭アドレスレジスタ８に設定する。そのプログラム
の実行が進んでいき、バス４へ送出されるアドレスが２
０００になると、このアドレスとレジスタ８のアドレス
とが一致し、比較回路９から一致信号が発生してバス１
２の使用権が既設処理系プロセッサ１に渡される。又、
上記一致信号によりアドレス用ドライバ／レシーバ１０
が２０００を１０００に変換するようにファームウェア
により設定される。又、データ用ドライバ／レシーバ１
１もイネーブルにされる。かくして、プロセッサｌによ
るメモリ７へのアクセスが可能となり、データのリード
又はライトを遂行し得ることになる。
、先ず、ＭＰＵＩのプログラムが先頭アドレスの上位所
定ビット、例えば上述の段別ではアドレス２０００の２
を先頭アドレスレジスタ８に設定する。そのプログラム
の実行が進んでいき、バス４へ送出されるアドレスが２
０００になると、このアドレスとレジスタ８のアドレス
とが一致し、比較回路９から一致信号が発生してバス１
２の使用権が既設処理系プロセッサ１に渡される。又、
上記一致信号によりアドレス用ドライバ／レシーバ１０
が２０００を１０００に変換するようにファームウェア
により設定される。又、データ用ドライバ／レシーバ１
１もイネーブルにされる。かくして、プロセッサｌによ
るメモリ７へのアクセスが可能となり、データのリード
又はライトを遂行し得ることになる。
このように、デコード条件をファームウェアにより可変
的に設定し得るから、既設処理系プロセッサから追加処
理系メモリへのアクセスのためのアドレスを可変的に設
定し得る。これにより、メモリの容量条件が異なる場合
にもハード的準備を行なうことなしにメモリへの首尾よ
いアクセスを行ない得る。
的に設定し得るから、既設処理系プロセッサから追加処
理系メモリへのアクセスのためのアドレスを可変的に設
定し得る。これにより、メモリの容量条件が異なる場合
にもハード的準備を行なうことなしにメモリへの首尾よ
いアクセスを行ない得る。
上記実施例においては、既設処理系プロセッサから追加
処理系メモリへのアクセスの例について説明したが、こ
のアクセスを行なうのに要する構成要素を追加処理系プ
ロセッサから既設処理系メモリへのアクセスのために独
立して設けるか、又はそれら構成要素にアクセス方向の
区別を為し得るようにしてその共用化を為して一方の処
理系プロセッサから他方の処理系メモリへのアクセスを
為し得るようにすることも可能である。
処理系メモリへのアクセスの例について説明したが、こ
のアクセスを行なうのに要する構成要素を追加処理系プ
ロセッサから既設処理系メモリへのアクセスのために独
立して設けるか、又はそれら構成要素にアクセス方向の
区別を為し得るようにしてその共用化を為して一方の処
理系プロセッサから他方の処理系メモリへのアクセスを
為し得るようにすることも可能である。
以上説明したように本発明によれば、
■一方の処理系プロセッサから他方の処理系メモリへの
アクセスのためのアドレス条件を可変的に変更し得る。
アクセスのためのアドレス条件を可変的に変更し得る。
■メモリの容量条件が異なる場合にもハード的準備を行
なうことなしにアクセスを首尾よく行ない得る、等の効
果が得られる。
なうことなしにアクセスを首尾よく行ない得る、等の効
果が得られる。
添付図面は本発明の一実施例を示す図である。
図において、１．６はＭＰＵ、２．７はメモリ、４．１
２はバス、８は先頭アドレスレジスタ、９は比較回路、
１０はアドレス用ドライバ／レシーバ、１１はデータ用
ドライバ／レシーバである。 特 許 出 願 人 富士通株式会社・ｉｊ・ｊ−・
ｉ
２はバス、８は先頭アドレスレジスタ、９は比較回路、
１０はアドレス用ドライバ／レシーバ、１１はデータ用
ドライバ／レシーバである。 特 許 出 願 人 富士通株式会社・ｉｊ・ｊ−・
ｉ
Claims (1)
- 第１のバスに接続される第１のプロセッサから、第２の
プロセッサが接続され得る第２のバスに接続されるメモ
リをアクセスする方式において、前記メモリのアクセス
先頭アドレスを前記第１のプロセッサにより設定する手
段と、そのアクセス先頭アドレスと前記第１のプロセッ
サから発せられるメモリアドレスとを比較する手段と、
比較結果に応答して前記第２のバスの使用権を得る手段
と、比較結果に応じて前記第１のプロセッサからのメモ
リアドレスを前記第２のプロセッサが前記メモリをアク
セスする際のアドレスにソフト的制御の下に変換する手
段とを備えて、前記第１のプロセッサにより前記メモリ
をアクセスし得るようにしたことを特徴とするメモリア
クセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2780285A JPS61188656A (ja) | 1985-02-15 | 1985-02-15 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2780285A JPS61188656A (ja) | 1985-02-15 | 1985-02-15 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188656A true JPS61188656A (ja) | 1986-08-22 |
Family
ID=12231105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2780285A Pending JPS61188656A (ja) | 1985-02-15 | 1985-02-15 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156845A (ja) * | 1987-11-06 | 1989-06-20 | Internatl Business Mach Corp <Ibm> | メモリ・システム |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JPH02163848A (ja) * | 1988-12-16 | 1990-06-25 | Hitachi Ltd | 共有メモリアドレス割当方法および情報処理システム |
-
1985
- 1985-02-15 JP JP2780285A patent/JPS61188656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156845A (ja) * | 1987-11-06 | 1989-06-20 | Internatl Business Mach Corp <Ibm> | メモリ・システム |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JPH02163848A (ja) * | 1988-12-16 | 1990-06-25 | Hitachi Ltd | 共有メモリアドレス割当方法および情報処理システム |
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