JPH01197864A - バス・ウインドウ制御方式 - Google Patents

バス・ウインドウ制御方式

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JPH01197864A
JPH01197864A JP2255588A JP2255588A JPH01197864A JP H01197864 A JPH01197864 A JP H01197864A JP 2255588 A JP2255588 A JP 2255588A JP 2255588 A JP2255588 A JP 2255588A JP H01197864 A JPH01197864 A JP H01197864A
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JP
Japan
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address
register
bus
bus window
window
Prior art date
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Pending
Application number
JP2255588A
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English (en)
Inventor
Akikata Nakayama
中山 陽象
Masafumi Kubo
雅史 久保
Yuichi Hachiman
八幡 勇一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PFU Ltd
Original Assignee
PFU Ltd
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Publication date
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バス・ウインドウ制御方式の改良に関し、柔軟なバス・
ウインドウ割付けを行うことを目的とし、 各バス変換装置が、バス・ウインドウ先頭アドレス・レ
ジスタと、バス・ウインドウ最終アドレス・レジスタと
、親システムの発行したアクセス・アドレスがセットさ
れるレジスタと、レジスタのアドレスがバス・ウインド
ウ先頭アドレス・レジスタとバス・ウインドウ最終アド
レス・レジスタとによって特定されるアドレス領域にあ
るかを調べるアドレス・コンパレータと、ありが検出さ
れた時に接続システムをアクセスするための制御信号を
生成する接続システム・アクセス制御部と、レジスタの
アドレスを接続システムのアドレスに変換するアドレス
変換部とを具備することを構成要件としている。また、
バス・ウインドウ最終アドレス・レジスタの代わりにバ
ス・ウインドウ・サイズ・レジスタを使用することも出
来る。
〔産業上の利用分野〕
本発明は、親システムと、複数の子システムと、子シス
テムに1対1に対応し且つ親システムの発行したアクセ
ス・アドレスが自己に割付けられているアドレス領域で
ある場合には当該アクセス要求を対応する子システムに
送るバス変換装置の複数個とを具備するシステムにおけ
るバス・ウインドウ制御方式に関するものである。
〔従来の技術〕
第6図はバス変換装置を有するシステムの例を示す図で
ある。同図において、100^ないし100Eはシステ
ム、200Bないし200Eはバス変換装置をそれぞれ
示している。
シ2ステム10OBないし100Eは、バス及び各種の
モジュールを有している。モジュールとは、中央処理装
置やメモリ、I10装置などを意味している。
システム100Aは、システム100BのメモリやI1
0装置をバス変換装!200Bを介してアクセスするこ
とができる。同様に、バス変換装置200Cを介してシ
ステム100Cのモジュールをアクセスすることが出来
、バス変換装Ml 200 Dを介してシステム100
Dのモジュールをアクセスすることが出来、バス変換装
置200Eを介してシステム100Bのモジュールをア
クセスすることが出来る。バス変換装置1200Bとシ
ステム100Bの間は例えばVMfE−bus + M
u l t i−bus等で接続されている。他のバス
変換装置と対応するシステムの間も同様である。
第7図は従来のバス・ウインドウの割付けを示す図であ
る。システム100Aでは2MBがバス・ウインドウ領
域として割付けられている。システム10OAのバス・
ウインドウ領域は512KB毎に分割され、最初の51
2KBはシステム100Bに割り当てられ、次の512
KBはシステム100Cに割り当てられ、次の512K
Bはシステム100Dに割り当てられ、最後の512K
Bはシステム1001!に割り当てられている。
〔発明が解決しようとする問題点〕
従来の技術においては、成るシステムにおいてそのアド
レス空間中に割り当てられるバス・ウインドウ領域は固
定である。また、バス変換装置でも、バス・ウインドウ
の大きさは制限がある。所で、第7図に示すように、シ
ステム100Aに複数のシステム(100B、100C
,100D、IQOE、・・・)を接続する場合、シス
テム100Aのバス・ウインドウ領域をそれぞれのバス
変換装置のバス・ウインドウに割付ける必要があるが、
従来の方式においてはそれを固定サイズで分割して割付
ける方法を採用しているため、接続するシステム数に制
限が生じたり、また、バス変換装置毎にはその要否に係
らず固定の大きさのウィンドウが割付けられているため
、成るシステムは大きな領域が必要であるが確保できな
いとか、成るシステムでは必要以上に大きな領域が割付
けられる等の問題が生じていた。
本発明は、この点に濫みて創作されたものであって、親
システムにバス変換装置を介して接続される子システム
の個数の制限を大幅に緩和できると共に、各子システム
毎に必要に応じた大きさのバス・ウインドウ領域を割付
は可能とするバス・ウインドウ制御方式を提供すること
を目的としている。
〔問題点を解決するための手段〕
第1図Aは本発明の第1番目の発明を示す図である。第
1図Aに示すように本発明は、親システム100Aと、
複数の子システム100B、 100C,・・・と、親
システム100Aと各子システム100[1,100C
,・・・の間を接続するバス変換装置の複数個200B
、 200C,・・・とを具備する計算機システムを対
象としている。
バス変換装置200Bは、親システム100Aによって
設定可能なバス・ウインドウ先頭アドレス・レジスタ2
10と、親システム100Aによって設定可能なバス・
ウインドウ最終アドレス・レジスタ220と、親システ
ム100Aの発行したアクセス・アドレスがセットされ
るレジスタ240と、レジスタ240のアドレスがバス
・ウインドウ先頭アドレス・レジスタ210とバス・ウ
インドウ最終アドレス・レジスタ220とによって特定
されるアドレス領域にあるか否かを調べるアドレス・コ
ンパレータ230と、アドレス・コンパレータ230が
ありを検出した時に接続システムをアクセスするための
制御信号を生成する接続システム・アクセス制御部25
0と、レジスタ240のアドレスを接続システムのアド
レスに変換するアドレス変換部260と有している。
他のバス変換装置はバス変換装置200Bと同じ構成を
有している。
第1図Bは第2番目の発明を示す図である。第2番目の
発明においては、バス・ウインドウ最終アドレス・レジ
スタ220の代わりにバス・ウインドウ・サイズ・レジ
スタ270が設けられている。
バス・ウインドウ先頭アドレス・レジスタ210の値と
バス・ウインドウ・サイズ・レジスタ270の値を加算
したものが、バス・ウインドウ最終アドレス・レジスタ
220の値に相当する。その他の点については第1番目
の発明と同じである。
〔実施例〕
第2図は本発明のバス変換装置の1実施例を示すブロッ
ク図である。同図において、200はバス変換装置、2
10はバス・ウインドウ先頭アドレス・レジスタ、22
0はバス・ウインドウ最終アドレス・レジスタ、230
はアドレス・コンパレータ、240はレジスタ、250
は接続システム・アクセス制御部、260はアドレス変
換部をそれぞれ示している。
バス・ウインドウ先頭アドレス210はバス・ウインド
ウの先頭を示すものであり、バス・ウインドウ最終アド
レス・レジスタ220はバス・ウインドウの最終を示す
ものである。これらのレジスタ210.220の内容は
システム10〇へのソフトウェアによって書き換え可能
である。レジスタ240には、アクセスしたいメモリや
I10装置のアドレスがセットされる。アドレス・コン
パレータ230にはレジスタ240の上位Xビット、バ
ス・うイントウ先頭アドレス・レジスタ210およびバ
ス・ウインドウ最終アドレス・レジスタ220が入力さ
れる。
アドレス・コンパレータ230は、レジスタ240に格
納されているアドレスがバス・ウインドウ先頭アドレス
・レジスタ210とバス・ウインドウ最終アドレス・レ
ジスタ220で示された範囲にあるか否かを調べ、範囲
内にあればバス・ウインドウ選択信号をオンとする。接
続システム・アクセス制御部250は、バス・ウインド
ウ選択信号がオンとなると、接続システムをアクセスす
るための制御信号を生成する。アドレス変換部260は
、レジスタ240のアドレスを接続システムのアドレス
に変換するものである。アクセスするための制御信号お
よび変換後のアドレスは、接続システムに送られる。な
お、第2図ではバス変換装置に与えられているバス・ウ
インドウをバス・ウインドウ先頭アドレス・レジスタ及
びバス・ウインドウ最終アドレス・レジスタで特定して
いるが、バス・ウインドウ先頭アドレス・レジスタ及び
バス・ウインドウ・サイズ・レジスタで特定することも
可能である。
第3図は本発明によるバス・ウインドウ割付けの例を示
す図である。同図に示すように、本発明によれば、固定
されたバス・ウインドウ領域内を任意に分割でき、接続
するシステムの数が制限されることがなくなる。また、
必要なシステムには大きなバス・ウインドウを設定でき
る等、システムに応じて柔軟な構成が可能となる。
第4図はバス・ウインドウの設定例を示す図である。同
図においては、システム100Aのアドレス空間のco
oooo番地ないしくCEOOOO−1)番地がシステ
ム100Bに割り当てられ、システム100Aのアドレ
ス空間のCE0000番地ないしくDへ〇〇〇〇−1)
番地がシステム100Cに割り当てられ、システム10
0^のアドレス空間のDA0000番地ないしくEOO
OOO−1)番地がシステム1000に割り当てられて
いる。以下にバス変換装置2O0Cのバス・ウインドウ
の設定について説明するが、パス変換装!200B及び
2000ついても全く同様にバス・ウインドウの設定を
行うことが出来る。
図示の例では、システム100A及びシステム100C
は両者ともアドレス幅は24ビツトであり、また、比較
するアドレスを上位8ビツトとして64KIl単位での
設定を可能にしである。
第5図はバス・ウインドウ設定のための動作概要を示す
図である。先ず、ソフトウIアにより予めバス・ウイン
ドウの先頭アドレスと最終のアドレスを指定する。先頭
アドレス= ’CEOOOO’のうち、CE“をバス・
ウインドウ先頭アドレス・レジスタ210に設定し、最
終アドレス=“D9FFFF’の次のアドレスの上位1
バイト“DA’をバス・ウインドウ最終アドレス・レジ
スタ220に設定する。その後、バス・ウインドウがア
クセスされると、そのアドレスの上位1バイトを先頭ア
ドレス、最終アドレスと比較し、〔先頭アドレス≦アク
セス・アドレスく最終アドレス〕、即ち(’CB’≦ア
クセス・アドレスの上位1バイト< ’OA’ )のチ
エツクを行い、範囲内であれば、バス・ウインドウCが
選択されたものとする0図示の例では、バス・ウインド
ウCの領域は°caoooo”≦C〈“09PFFF”
 の768にBとなる。なお、アドレス変換部としては
、一般的なベース・レジスタ指定方式やアドレス変換マ
ツプを使用する方式等を使用することが出来る。
〔発明の効果〕
以上の説明から明らかなように本発明のバス・ウインド
ウ制御方式は、 (a)  固定されたバス・ウインドウ領域を任意に分
割することが出来、接続するシステムの数が制限される
ことが無(なる。
(ロ)必要なシステムには大きなバス・ウインドウを設
定できる。
等の顕著な効果を奏することが出来、システムに応じて
柔軟な構成が可能となる。
【図面の簡単な説明】
第1図Aは第1番目の発明の原理図、第1図Bは第2番
目の発明の原理図、第2図は本発明によるバス変換装置
の構成例を示すブロック図、第3図は本発明によるバス
・ウインドウ割付けの例を示す図、第4図はバス・ウイ
ンドウの設定例を示す図、第5図はバス・ウインドウ設
定のための動作概要を示す図、第6図はバス変換装置を
持つシステムの例を示す図、第7図は従来のバス・ウイ
ンドウの割付けを示す図である。 100Aないし100E・・・システム、200Bない
し200E・・・バス変換装置、200・・・バス変換
装置、210・・・バス・ウインドウ先頭アドレス・レ
ジスタ、220・・・バス・ウインドウ最終アドレス・
レジスタ、230・・・アドレス・コンパレータ、24
0・・・レジスタ、250・・・接続システム・アクセ
ス制御部、260・・・アドレス変換部。

Claims (2)

    【特許請求の範囲】
  1. (1)親システム(100A)と、 複数の子システム(100B、100C、・・・)と、
    親システム(100A)と各子システム(100B、1
    00C、・・・)の間を接続するバス変換装置の複数個
    (200B、200C、・・・)と具備し、 各バス変換装置(200B、200C、・・・)は、親
    システム(100A)によって設定可能なバス・ウイン
    ドウ先頭アドレス・レジスタ(210)と、親システム
    (100A)によって設定可能なバス・ウインドウ最終
    アドレス・レジスタ(220)と、親システム(100
    A)の発行したアクセス・アドレスがセットされるレジ
    スタ(240)と、 レジスタ(240)のアドレスが、バス・ウインドウ先
    頭アドレス・レジスタ(210)とバス・ウインドウ最
    終アドレス・レジスタ(220)とによって特定される
    アドレス領域にあるか否かを調べるアドレス・コンパレ
    ータ(230)と、 アドレス・コンパレータ(230)が該特定されるアド
    レスであることを検出した時に接続システムをアクセス
    するための制御信号を生成する接続システム・アクセス
    制御部(250)と、 レジスタ(240)のアドレスを接続システムのアドレ
    スに変換するアドレス変換部(260)とを具備するこ
    とを特徴とするバス・ウインドウ制御方式。
  2. (2)親システム(100A)と、 複数の子システム(100B、100C、・・・)と、
    親システム(100A)と各子システム(100B、1
    00C、・・・)の間を接続するバス変換装置の複数個
    (200B、200C、・・・)と具備し、 各バス変換装置(200B、200C、・・・)は、親
    システム(100A)によって設定可能なバス・ウイン
    ドウ先頭アドレス・レジスタ(210)と、親システム
    (100A)によって設定可能なバス・ウインドウ・サ
    イズ・レジスタ(270)と、親システム(100A)
    の発行したアクセス・アドレスがセットされるレジスタ
    (240)と、 レジスタ(240)のアドレスが、バス・ウインドウ先
    頭アドレス・レジスタ(210)とバス・ウインドウ・
    サイズ・レジスタ(270)とによって特定されるアド
    レス領域にあるか否かを調べるアドレス・コンパレータ
    (230)と、 アドレス・コンパレータ(230)が該特定されるアド
    レスであることを検出した時に接続システムをアクセス
    するための制御信号を生成する接続システム・アクセス
    制御部(250)と、 レジスタ(240)のアドレスを接続システムのアドレ
    スに変換するアドレス変換部(260)とを具備するこ
    とを特徴とするバス・ウインドウ制御方式。
JP2255588A 1988-02-02 1988-02-02 バス・ウインドウ制御方式 Pending JPH01197864A (ja)

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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5067043A (ja) * 1973-10-15 1975-06-05
JPS5743256A (en) * 1980-08-28 1982-03-11 Nec Corp Memory which capable of making parallel access
JPS5957358A (ja) * 1982-09-27 1984-04-02 Matsushita Electric Ind Co Ltd 共有メモリアクセス制御回路
JPS619738A (ja) * 1984-06-26 1986-01-17 Fuji Electric Co Ltd アドレスマツピング方式
JPS61188656A (ja) * 1985-02-15 1986-08-22 Fujitsu Ltd メモリアクセス方式
JPS61206066A (ja) * 1985-03-08 1986-09-12 Ricoh Co Ltd メモリアドレス設定方式
JPS62125444A (ja) * 1985-11-27 1987-06-06 Hitachi Ltd メモリ共有エリア制御方式

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5067043A (ja) * 1973-10-15 1975-06-05
JPS5743256A (en) * 1980-08-28 1982-03-11 Nec Corp Memory which capable of making parallel access
JPS5957358A (ja) * 1982-09-27 1984-04-02 Matsushita Electric Ind Co Ltd 共有メモリアクセス制御回路
JPS619738A (ja) * 1984-06-26 1986-01-17 Fuji Electric Co Ltd アドレスマツピング方式
JPS61188656A (ja) * 1985-02-15 1986-08-22 Fujitsu Ltd メモリアクセス方式
JPS61206066A (ja) * 1985-03-08 1986-09-12 Ricoh Co Ltd メモリアドレス設定方式
JPS62125444A (ja) * 1985-11-27 1987-06-06 Hitachi Ltd メモリ共有エリア制御方式

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