KR100253200B1 - 외부 버스 인터페이스 - Google Patents
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Abstract
본 발명은 외부 버스 인터페이스에 관한 것으로, 종래의 기술에 있어서는 해당 메모리나 입출력을 제어하는 장치에서 여러 가지 제어신호를 출력하여 내,외부 신호간의 변환이 이루어지지만 메모리 콘트롤러의 복잡성이 증가하고, 제어신호도 많아지며, 특히 버스에서 데이터를 요구하는 버스 마스터의 종류(버스의 일부 비트만 사용하는 바이트나 반워드(Halfword) 동작에서 중앙처리장치와 디엠에이(DMA)가 요구하는 데이터 라인이 다르게 되는 경우 등)를 구별해야 하고, 또한 데이터 입력부와 데이터 출력부는 1단계의 멀티플렉서만으로 구성되어 중앙처리장치에 의한 메모리 액세스만을 지원하여 특수한 직접 기억장소 접근(Direct Memory Access : DMA) 동작요구, 즉 데이터 입력시 외부 버스의 상위 비트들이 내부 버스의 하위 비트들로 맵핑(mapping)되거나, 데이터 출력시 내부 버스의 상위 비트들이 외부 버스의 하위 비트들로 맵핑되는 것이 불가능한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 메모리 제어기의 오버헤드를 줄이고, 디엠에이(DMA)의 바이트(byte), 반워드(Halfword) 동작을 하는 장치를 제공함으로써, 외부 버스가 내부 버스보다 넓을 경우 직접 데이터 접근의 바이트, 반워드 동작을 가능하게 하여 내,외부에 다양한 크기의 장치를 첨가할 수 있고, 또한 서로 다른 버스 마스터의 동작을 가능하게 하여 시스템의 유연성을 높이는 효과가 있다.
Description
본 발명은 외부 버스 인터페이스에 관한 것으로, 특히 시스템의 내부 버스와 메모리 및 외부 입출력 버스간의 인터페이스시, 메모리 제어기의 오버헤드를 줄이고, 디엠에이(DMA)의 바이트(byte), 반워드(Halfword) 동작을 가능하도록 하는 외부 버스 인터페이스에 관한 것이다.
시스템에는 내부 데이터, 어드레스 신호들로 이루어진 시스템 버스와 외부의 메모리 및 입출력 등에 들어가는 외부 버스가 있는데, 이 신호들을 연결하기 위해서는 변환이 필요하고, 이 기능을 외부 버스 인터페이스에서 하게된다.
도1은 종래 시스템버스와 외부 입출력간의 인터페이스를 보인 블록도이고, 도2는 도1에서 외부 버스 인터페이스의 데이터 입력부의 구성을 보인 블록도이며, 도3은 도1에서 외부 버스 인터페이스의 데이터 출력부의 구성을 보인 블록도로서, 이에 도시된 바와 같이 데이터 입력부와 데이터 출력부는 입력되는 데이터를 메모리 제어기(10, 20)에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 멀티플렉서(32, 33, 42, 43)와, 상기 제1,2 멀티플렉서(32, 33, 42, 43)에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 제3 멀티플렉서(31, 41)로 구성되어 중앙처리장치(미도시)에 의한 메모리 액세스(access)만을 지원한다.
이와 같이 구성된 종래 장치의 동작 과정을 도4를 참조하여 설명하면 다음과 같다.
도4는 종래 외부 버스 인터페이스의 데이터 입,출력부의 동작표로서, 이에 도시된 바와 같이 외부 버스에 메모리가 붙는 각각의 경우에 대해 메모리 제어기에서 외부 버스 인터페이스에 보내줘야 할 제어신호(MemByteSeq)는 32비트 메모리 일때는 데이터 입,출력부 모두에 '00'을 보내고, 16비트일 경우에는 상기 데이터 입력부에는 '01'을 보내며, 상기 데이터 출력부에는 버스의 상위 16비트인지 하위 16비트인지에 따라 '00' 또는 '01'을 보내고, 8비트 메모리의 경우도 상기와 마찬가지로 데이터 입력부에는 '01'을 보내며, 데이터 출력부에는 상위 8비트인지 하위 8비트인지에 따라 '00' 또는 '11'의 신호를 보낸다.
상기와 같이 종래의 기술에 있어서는 해당 메모리나 입출력을 제어하는 장치에서 여러 가지 제어신호를 출력하여 내,외부 신호간의 변환이 이루어지지만 메모리 제어기의 복잡성이 증가하고, 제어신호도 많아지며, 특히 버스에서 데이터를 요구하는 버스 마스터의 종류(버스의 일부 비트만 사용하는 바이트나 반워드(Halfword) 동작에서 중앙처리장치와 디엠에이(DMA)가 요구하는 데이터 라인이 다르게 되는 경우 등)를 구별해야 하고, 또한 데이터 입력부와 데이터 출력부는 1단계의 멀티플렉서만으로 구성되어 중앙처리장치에 의한 메모리 액세스만을 지원하여 특수한 직접 기억장소 접근(Direct Memory Access : DMA) 동작요구, 즉 도1에서 데이터 입력시 외부 버스(Din)의 상위 비트들[16:31]이 내부 버스의 하위 비트들[0:15]로 맵핑(mapping)되거나, 데이터 출력시 내부 버스(B_D)의 상위 비트들[16:31]이 외부 버스의 하위 비트들[0:15]로 맵핑되는 것이 불가능한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 메모리 제어기의 오버헤드를 줄이고, 디엠에이(DMA)의 바이트(byte), 반워드(Halfword) 동작을 하는 장치를 제공함에 그 목적이 있다.
도1은 종래 시스템버스와 외부 입출력간의 인터페이스를 보인 블록도.
도2는 도1에서 외부 버스 인터페이스의 데이터 입력부의 구성을 보인 블록도.
도3은 도1에서 외부 버스 인터페이스의 데이터 출력부의 구성을 보인 블록도.
도4는 종래 외부 버스 인터페이스의 데이터 입,출력부의 동작표.
도5는 본 발명의 구성인 데이터 입력부의 구성을 보인 블록도.
도6은 본 발명의 구성인 데이터 출력부의 구성을 보인 블록도.
도7은 본 발명 외부 버스 인터페이스의 데이터 입,출력부의 동작표.
***도면의 주요 부분에 대한 부호의 설명***
10 : 디램 제어기 20 : 에스램 제어기
31∼33,41∼43,301∼306,401∼406 : 멀티플렉서
본 발명은 상기의 목적을 달성하기 위하여 시스템의 내부 버스와 메모리 및 외부 버스간의 인터페이스에 있어서, 중앙처리장치의 동작시에는 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱만을 하고, 직접 기억장소 접근시에는 추가로 버스의 위치에 해당하는 제어신호에 의한 멀티플렉싱을 하여 데이터를 출력하는 데이터 입,출력부를 구비함을 특징으로 한다.
상기 데이터 입력부는 데이터 입출력 패드로부터 입력되는 데이터를 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제1 멀티플렉서부와; 상기 제1 멀티플렉서부에서 출력한 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제2 멀티플렉서부로 구성함을 특징으로 한다.
상기 데이터 출력부는 시스템 버스로부터 입력되는 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제1 멀티플렉서부와; 상기 제1 멀티플렉서부에서 출력한 데이터를 입력받아 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제2 멀티플렉서부로 구성함을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도5는 본 발명의 구성인 데이터 입력부의 구성을 보인 블록도로서, 이에 도시한 바와 같이 데이터 입출력 패드로부터 입력되는 데이터를 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 제1,2 멀티플렉서(302, 303)와, 상기 제1,2 멀티플렉서(302, 303)에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 제3 멀티플렉서(301)로 구성되는 제1 멀티플렉서부와; 상기 제1 멀티플렉서부에서 출력한 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 제4,5 멀티플렉서(304, 305)와, 상기 제4,5 멀티플렉서(304, 305)에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 제6 멀티플렉서(306)로 구성되는 제2 멀티플렉서부로 구성한다.
도6은 본 발명의 구성인 데이터 출력부의 구성을 보인 블록도로서, 이에 도시한 바와 같이 시스템 버스로부터 입력되는 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 제7,8 멀티플렉서(401, 402)와, 상기 제7,8 멀티플렉서(401, 402)에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 제9 멀티플렉서(403)로 구성되는 제3 멀티플렉서부와; 상기 제3 멀티플렉서부에서 출력한 데이터를 입력받아 메모리 제어기(10, 20)에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 제10,11 멀티플렉서(405, 406)와, 상기 제10,11 멀티플렉서(405, 406)에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 제12 멀티플렉서(407)로 구성되는 제4 멀티플렉서부로 구성한다.
이와 같이 구성한 본 발명에 따른 실시예의 동작 및 작용 효과를 설명하면 다음과 같다.
도7은 본 발명 외부 버스 인터페이스의 데이터 입,출력부의 동작표로서, 이에 도시한 바와 같이 32비트 버스라인을 8비트씩 묶어 이를 lane 0∼lane 3 으로하면 중앙처리장치의 동작시에는 자신이 필요한 버스의 위치에 해당하는 제어신호인 B_A가 자동으로 항상 '00'이므로, 데이터 입력부의 제2 멀티플렉서부와 데이터 출력부의 제3 멀티플렉서부는 동작을 하지 않게되어 도2,3과 동일한 동작을 하며, 직접 기억장소 접근시에는 상기 제어신호 B_A신호에 따라 상기 데이터 입,출력부의 제2,3 멀티플렉서부가 동작을 하게되는데, 즉 바이트 입력시에는 외부 lane0,1,2,3을 내부 lane0으로 매핑해야 하고, 이 경우 B_A신호는 순차적으로 00→01→10→11로 변화하며, 반워드 입력시에는 외부 lane0,1,2,3이 내부 lane0,1으로 매핑해야 하고, 이 경우 B_A신호는 '00','10'으로 변화하며, 바이트 출력시에는 내부 lane0가 외부 lane0,1,2,3으로 매핑해야 하고, 이 경우 B_A신호는 순차적으로 00→01→10→11으로 변화하며, 반워드 출력시에는 내부 lane0,1이 외부 lane0,1,2,3으로 매핑해야 하고, 이 경우 B_A신호는 00→10으로 변화한다.
예를 들어 데이터 입력의 경우 외부 버스의 lane1 또는 lane2나 lane3을 내부 버스의 lane0으로 매핑시키는 직접 기억장소 접근 동작시는 각각 B_A신호가 '01','10','11'이 되므로, 이에 의해 제2 멀티플렉서부가 구성되어 진다(DMA Byte Operation).
또한, 데이터 출력의 경우 내부 버스의 lane0을 외부 버스의 lane1 또는 lane2나 lane3에 매핑해야 할 동작에서 각각 B_A신호에 의해 제3 멀티플렉서부가 구성되어 진다.
이상에서 설명한 바와 같이 본 발명 외부 버스 인터페이스는 외부 버스가 내부 버스보다 넓을 경우 직접 데이터 접근의 바이트, 반워드 동작을 가능하게 하여 내,외부에 다양한 크기의 장치를 첨가할 수 있고, 또한 서로 다른 버스 마스터의 동작을 가능하게 하여 시스템의 유연성을 높이는 효과가 있다.
Claims (3)
- 시스템의 내부 버스와 메모리 및 외부 버스간의 인터페이스에 있어서, 중앙처리장치의 동작시에는 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱만을 하고, 직접 기억장소 접근시에는 추가로 버스의 위치에 해당하는 제어신호에 의한 멀티플렉싱을 하여 데이터를 출력하는 데이터 입,출력부를 구비함을 특징으로 하는 외부 버스 인터페이스.
- 제1항에 있어서, 상기 데이터 입력부는 데이터 입출력 패드로부터 입력되는 데이터를 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제1 멀티플렉서부와; 상기 제1 멀티플렉서부에서 출력한 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제2 멀티플렉서부로 구성함을 특징으로 외부 버스 인터페이스.
- 제1항에 있어서, 상기 데이터 출력부는 시스템 버스로부터 입력되는 데이터를 입력받아 버스의 위치에 해당하는 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제1 멀티플렉서부와; 상기 제1 멀티플렉서부에서 출력한 데이터를 입력받아 메모리 제어기에서 출력한 제어신호에 의해 멀티플렉싱하여 출력하는 복수개의 멀티플렉서와, 상기 복수개의 멀티플렉서에서 출력한 데이터를 입력받아 다시 멀티플렉싱하여 출력하는 멀티플렉서로 구성되는 제2 멀티플렉서부로 구성함을 특징으로 외부 버스 인터페이스.
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| KR1019970054802A KR100253200B1 (ko) | 1997-10-24 | 1997-10-24 | 외부 버스 인터페이스 |
Applications Claiming Priority (1)
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| KR1019970054802A KR100253200B1 (ko) | 1997-10-24 | 1997-10-24 | 외부 버스 인터페이스 |
Publications (2)
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| KR19990033445A KR19990033445A (ko) | 1999-05-15 |
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| KR1019970054802A KR100253200B1 (ko) | 1997-10-24 | 1997-10-24 | 외부 버스 인터페이스 |
Country Status (1)
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| KR (1) | KR100253200B1 (ko) |
Families Citing this family (1)
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|---|---|---|---|---|
| KR100364800B1 (ko) * | 2000-08-29 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 입출력 제어 장치 |
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1997
- 1997-10-24 KR KR1019970054802A patent/KR100253200B1/ko not_active IP Right Cessation
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| KR19990033445A (ko) | 1999-05-15 |
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