KR0150032B1 - 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치 - Google Patents
서로 다른 버스간의 데이타 트랜잭션 맵핑 장치Info
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Abstract
본 발명은 다른 데이타 넓이를 가지는 양 버스간의 트랜잭션 맵핑장치에 관한 것으로, 특히 SPARC(Staandar Planning And Requirements Committee) M-버스(MBus)를 FB+(FutureBust+)에 접속할 때 TI(Texas Instrument)사에서 나온 칩셋들을 사용하는 HIF(Host InterFace) 버스에 접속하도록 한 다른 버스간의 데이타 트랜잭션 맵핑 장치에 관한 것으로서, 제1버스로부터 출력되는 데이타(MAD) 또는 제2버스로부터 출력되는 데이타(HD,HA)를 입력받는 적어도 하나의 저장수단과, 상기 제1버스로부터 출력되는 트랜잭션 관련신호(SIZE,TYPE) 또는 제2버스로부터 출력되는 트랜잭션 관련신호(DW64*,TBST*,DL, TSIZE, MORE*, TR/W*)에 따라 상기 저장수단에 저장된 데이타를 예정된 데이타 포맷으로 변환시키도록 제어신호를 출력하는 적어도 하나의 제어수단을 구비하여 발생하는 모든 종류의 트랜잭션을 맵핑할 수 있는 효과가 있다.
Description
제1도는 본 발명이 적용되는 버스간의 접속을 나타내는 예시도.
제2도는 본 발명의 구현시 사용되는 FIFO의 데이타 스왑 종류를 관련 신호와 함께 나타낸 도면.
제3도는 본 발명에 따른 서로 다른 버스간의 데이타 트랜잭션 맴핑 장치의 일실시예 블록도.
본 발명은 서로 다른 데이타 넓이를 가지는 양 버스간의 데이타 트랜잭션 맹핑 장치에 관한 것으로, 특히 SPARC(Standard Planning And Requirements Committee) M-버스(MBbus)를 FB+(FutureBust+)에 접속할 때, HIF(Host InterFace)버스에 접속하도록 하는 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치에 관한 것이다.
종래의 데이타 트랜잭션 맵핑 장치는 서로 다른 데이타 넓이(Data Width)를 가지는 양 버스의 트랜잭션 종류에 따라 달라지게 되는데 바이트 스왑(swap) 기능을 가지지 않는 FIFO(First In First Out)를 사용하게 되면 모든 종류의 트랜잭션을 수용하기 위해 2개 이상의 많은 FIFO를 가져야 하므로, 많은 비용이 소요되고 하드웨어 설계에서도 중요시되는 보드의 크기가 너무 커지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 한 버스로부터 전달된 트랜잭션 관련 신호에 따라 상기 버스로부터 전달된 데이타를 적절하게 변환시켜, 동작 주파수, 데이타 넓이(Data Width) 및 끝형식(Endian)등이 상이한 다른 버스로 전달할 수 있도록 하는 서로 다른 버스간의 데이타 트랜잭션 매핑 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 제1버스(SPARC(Standard Planning And Requirements Committee) M-Bus)를 외부의 버스(FB+ : FutureBust+)에 접속하기 위하여, 제2버스(HIF(Host InterFace)버스)에 접속하도록 하는 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치에 있어서, 상기 제1버스로부터 전달되는 데이타(MAD)와 상기 제2버스로부터 출력되는 데이타(HD,HA)를 저장하는 적어도 하나의 저장수단; 및 상기 제1버스로부터 전달되는 트랜잭션 관련신호(SIZE, TYPE) 또는 상기 제2버스로부터 전달되는 트랜잭션 관련신호(DW64*, TBST*, DL, TSIZE, MORE*, TR/W*)를 입력받아, 상기 저장수단의 스와핑(swaping)을 제어하여, 상기 저장수단에 저장된 데이타를 예정된 데이타 포맷으로 변환시키기 위한 적어도 하나의 제어수단을 포함한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명은 SPARC M-버스 트랜잭션을 HIF버스 트랜잭션으로 변경할 수 있어야 하며, 그 역도 가능하여야 하므로 일종의 SPARC M-버스와 HIF 버스의 브리지라 할 수 있다.
제1도는 본 발명이 적용되는 버스간의 접속을 나타내는 예시도이다.
제1도에 도시된 바와 같이, HIF 버스는 FB+에 접속할 여러 가지 호스트 모듈에 대한 범용 버스로 각 디바이스에 버스트 또는 부분 전송의 형식으로 데이타를 호스트 모듈과 FB+사이에서 전달한다.
SPARC M-버스로부터 시작되는 트랜잭션은 HIF 버스를 거쳐 FB+로 전송된다. 이때, 본 발명의 브리지는 SPARC M-버스의 슬레이브가 되고, 또한 HIF 버스의 마스터가 된다. 반대로, FB+로부터 시작되는 트랜잭션은 HIF 버스를 거쳐 SPARC M-버스로 전송된다. 이 때는 브리지가 HIF 버스의 슬레이브가 되고, 또한 SPARC M-버스의 마스터가 된다. 각 3가지 버스는 브리지를 통해 다른 버스로 트랜잭션이 전송될 때 맵핑되어야 할 트랜잭션의 종류를 가지고 있어야 한다.
HIF 버스와 FB+간의 부리지는 TI사의 FB+ 칩셋을 도면에 도시된 바와 같이 별도의 CSR(Control Status Register)버스 브리지와 함께 접속하면 처리 가능하다. CRS 버스는 HIF 버스와 FB+ 칩셋사이의 초기화 데이타 등을 전송하는 버스이다.
상기 TI사의 FB+ 칩셋은 크게 4가지로 나눌 수 있다. FB+의 버스 점유권을 가지기 위한 중재기의 기능을 담당하는 ABC(FB+ Arbitration Bus Controller), FB+와 SPARC M-버스간의 데이타 경로가 되는 DPU(FB+ Data Path Unit), FB+의 입출력을 제어하는 IOC(FB+ I/O Controller)와 버스 트랜시버로 구성된다.
SPARC M-버스와 HIF 버스의 특징을 살펴보면 아래와 같다.
1) SPARC M-버스는 40 MHz에서 동작하고 HIF 버스는 20~25 MHz에서 동작한다.
2) SPARC M-버스는 끝 형식(big-endian)이고, HIF 버스는 작은 끝 형식(little-endian)이다. 그러므로, 트랜잭션 전송시 데이타 스왑을 해야 한다.
3) SPARC M-버스는 데이타와 어드레스가 항상 멀티플렉스되어 있고 HIF 버스는 멀티플렉스 되어 있지 않다. 단, 데이타 넓이가 64비트일 경우는 멀티플렉스되어, 어드레스 신호로 사용되는 HA[31:0]이 원래의 데이타 신호인 HD[31:0]의 상위 32비트로 전환되어 HD[63:32]의 역할을 하게 된다.
4) SPARC M-버스는 부분 전송으로 1, 2, 4, 8바이트를 지원하고, 16, 32, 64, 128바이트 버스트 전송을 지원하는 반면 HIF 버스는 부분 전송으로 1, 2, 3, 4 바이트를 지원하고, 8, 16, 32, 64 바이트 버스트 전송을 지원한다.
5) SPARC M-버스 버스트 전송시는 데이타 넓이가 항상 64 비트이며, HIF 버스의 버스트 전송시의 데이타 넓이는 32 또는 64비트가 가능하다.
부분 전송은 전체 데이타 넓이를 전부 쓰지 않고 일부만 사용하는 것이며, 버스트 전송은 연이어서 원하는 양만큼의 트랜잭션을 계속해서 수행하는 것을 의미한다.
이제 표1 내지 표8을 참조하여 양 버스의 트랜잭션 관련신호 및 트랜잭션 선택, 데이타 크기를 선택하는 것을 설명한다.
상기 표1은 SPARC M-버스의 트랜잭션 관련 신호를 나타낸 것으로, MAD[63:0]은 멀티플렉스 신호를 데이타 전송시는 64 비트의 데이타 경로가 되면, 어드레스 전송시는 실제의 어드레스와 읽기/쓰기 트랜잭션 선택 및 트랜잭션의 크기를 선택하는 신호의 역할을 하게 된다.
상기 표2는 어드레스 전송시 MAD[39:36]인 TYPE[3:0]에 따른 읽기/쓰기 트랜잭션 선택을 나타낸 것이다. TYPE[3:0]가 0001이면 읽기 트랜잭션, TYPE[3:0]가 0000이면 쓰기 트랜잭션이 선택된다.
상기 표3은 어드레스 전송시 MAD[42:40]인 SIZE[2:0]에 따른 트랜잭션의 크기를 선택하는 것을 나타낸다.
상기 표4는 HIF 버스의 트랜잭션 관련 신호를 나타낸 것이다. HA[31:0]은 어드레스로 사용되며, 64 비트 데이타 넓이를 가질 때는 데이타 신호인 HD[31:0]의 상위 32비트로 전환되어 HD[63:32]의 역학을 하게 된다.
상기 표5는 HIF 버스의 부분 전송시 유효 데이타 크기와 위치를 선택하는 방법을 보여준다. 이 때 관련 신호는 TSIZE[1:0]고 HA[1:0]이다.
상기 표6은 DL[1:0]신호를 해석하여 HIF 버스의 버스트 전송시 데이타 크기를 선택하는 도표이다.
이제 SPARC M-버스와 HIF 버스의 트랜잭션 관련 신호와 기능을 숙지하고, 양버스간에서 일어나는 트랜잭션에 대한 맵핑을 하여야 한다. 이 때, 각 버스에서 지원하는 모든 트랜잭션을 수용할 수 있어야 한다.
상기 표7은 SPARC M-버스에서 시작된 트랜잭션에 대한 HIF 버스에서의 맵핑을 나타낸 것이며, 이 때 브리지는 SPARC M-버스의 슬레이브, HIF 버스의 마스터의 기능을 동시에 수행하여야 한다.
상기 표8은 HIF 버스에서 시작된 트랜잭션에 대한 SPARC M-버스에서의 맵핑을 나타낸 것이다. 이 때는, 브리지가 HIF 버스의 슬레이브, SPARC M-버스의 마스터의 기능을 동시에 수행하여야 한다.
상기 표7과 표8에서 제안된 트랜잭션 맵핑을 위해서는 각 버스의 트랜잭션 관련 신호들을 서로의 원하는 트랜잭션을 수행하도록 상호 변환시키야 한다. 그리고 상기 표8에서 '연속적인'이란 용어는 트랜잭션 1번 수행 후 버스의 점유권을 놓지 않고, 원하는 양만큼의 트랜잭션을 계속해서 수행하여야 한다는 의미이다.
본 발명에서는 양 버스의 다른 클럭을 동기화하고 트랜잭션 맵핑을 구현하기 위해 브리지내에 FIFO를 사용한다. 위의 일련의 내용을 살펴보면, SPARC M-버스와 HIF 버스간의 브리지에서 FIFO가 가져야 할 기능을 알 수 있다. 최대 40MHz에서 구동 가능하고, 양방향이며, 최소한 32비트 데이타 넓이, 64 워드 깊이의 엔트리를 가지고 있어야 한다. 또한, 데이타 스왑 기능이 필요하다. 실제 구현에서는 양방향이며, 32비트 데이타 넓이를 가지고, 데이타 스왑의 기능을 가지는 FIFO 2개를 사용하였다.
제2도는 본 발명의 구현시 사용되는 FIFO의 데이타 스왑 종류를 관련 신호와 함께 나타낸 것이다.
제2도에 보인 바와 같이, 한 버스의 데이타 라인을 A[35‥0]이라고 하고, 다른 한 버스의 데이타 라인을 B[35‥0]이라 하자. 이때, 상위의 A포트는 A[35‥27], 상위의 B포트는 A[26‥18], 상위의 C포트는 A[17‥9], 상위의 D포트는 A[8‥0]이 각각 연결되고, 하위의 A포트는 B[35‥27], 하위의 B포트는 B[26‥18], 하위의 C포트는 B[17‥9], 하위의 D포트는 B[8‥0]이 각각 연결되어 있다.
(a)는 SW[1:0]=00으로 스왑이 일어나지 않는 경우이다. 즉, A[35‥27]은 B[35‥27], A[26‥18]은 B[26‥18], A[17‥9]는 B[17‥9], A[8‥0]은 B[8‥0]라인으로 서로 데이타를 주고 받는다.
(b)는 SW[1:0]=01로 바이트 스왑이 일어나는 경우이다. 즉, A[35‥27]은 B[8‥0], A[26‥18]은 B[17‥9], A[17‥9]는 B[26‥18], A[8‥0]은 B[8‥0]라인으로 서로 데이타를 주고 받는다.
(c)는 SW[1:0]=10으로 워드별로 스왑이 일어나는 경우이다. 즉 A[35‥27]은 B[17‥9], A[26‥18]은 B[8‥0], A[17‥9]는 B[35‥27], A[8‥0]은 B[26‥18]라인으로 서로 데어트를 주고 받는다.
(d)는 SW[1:0]=11로 한 워드내에서 바이트 스왑이 일어나는 경우이다. 즉, A[35‥27]은 B[26‥18], A[26‥18]은 B[35‥27], A[17‥9]는 B[8‥0], A[8‥0]은 B[17‥9]라인으로 서로 데이타를 주고 받는다.
제3도는 본 발명에 따른 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치의 일실시예 블록도이다.
제3도에 도시된 바와 같이, 본 발명의 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치는, SPARC M-버스(310)와, HIF 버스(320)와, 제1저장부(FIFO1)(330)와, 제2저장부(FIFO2)(340)와, FIFO 제어부(350,360)를 구비한다.
상기 SPARC M-버스(310)는 큰 끝 형식이고, HIF 버스(320)는 작은 끝 형식이다. 즉, SPARC M-버스(310)는 MAD[63:56]가 최하위 바이트, MAD[7:0]가 최상위 바이트가 된다. HIF 버스(320)는 HD[7:0]이 최하위 바이트가 되며, 32비트 데이타 넓이일 때는 HD[31:34]가, 64비트 데이타 넓이일 때는 HA[31:24]가 최상위 바이트가 된다.
제1 및 제2저장부(330,340)는 각각 FIFO 제어부(350,360)로부터 전달된 제어신호에 따라 예정된 데이타 변환을 수행한다. 여기서, 상기 예정된 데이타 변환은 스왑하지 않는 경우, 바이트 스왑하는 경우, 워드 스왑하는 경우, 바이트-워드 스왑하는 경우 등이 있다.
상기와 같은 구조를 본 발명의 서로 다른 버스간의 데이타 트랜잭션 매핑 장치의 동작을 설명하면 다음과 같다.
제1저장부(FIFO1)(330)는 SPARC M-버스(310)로부터 전달되는 데이타(MAD)와 HIF 버스(320)로부터 전달되는 데이타(HA)를 저장하고, FIFO 제어부(350)에 의해 제어되어 저장하고 있는 데이타를 예정된 데이타 포맷으로 변환한다. 이때, FIFO 제어부(350)는 SPARC M-버스(310)로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE) 또는 HIF 버스(320)로부터 전달되는 트랜잭션 관련신호(DW64 ,TBST ,DL,TSIZE,MORE ,TR/W )를 입력받아 제1저장부(FIFO1)(330)를 제어한다. 즉, FIFO 제어부(350)가 SPARC M-버스(310)로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE)를 입력받아, 제어신호를 제1저장부(330)로 전달하면, 제1저장부(330)는 SPARC M-버스(310)로부터 전달된 데이타(MAD)를 스와핑하여, 예정된 데이타 포맷으로 변환시킨다. 만일, FIFO 제어부(350)가 HIF 버스(320)로부터 전달되는 트랜잭션 관련신호(DW64 ,TBST ,DL,TSIZE,MORE ,TR/W )를 입력받아 제1저장부(330)로 제어신호를 전달하면, 제1저장부(330)는 HIF 버스(320)로부터 데이타(HD)를 스와핑하여, 예정된 데이타 포맷으로 변환신킨다.
그리고, 제2저장부(FIFO2)(340)는 SPARC M-버스(310)로부터 전달되는 데이타(MAD)와 HIF 버스(320)로부터 전달되는 데이타(HA)를 저장하고, FIFO 제어부(360)에 의해 제어되어 저장하고 있는 데이타를 예정된 데이타 포맷으로 변환한다. 이때, 제어부(360)는 SPARC M-버스(310)로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE) 또는 HIF 버스(320)로부터 전달되는 트랜잭션 관련신호(DW64 ,TBST,DL,TSIZE,MORE ,TR/W )를 입력받아 제2저장부(FIFO2)(340)를 제어한다. 즉, FIFO 제어부(360)가 SPARC M-버스(310)로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE)를 입력받아, 제어신호를 제2저장부(340)로 전달하면, 제2저장부(340)는 SPARC M-버스(310)로부터 전달된 데이타(MAD)를 스와핑하여, 예정된 데이타 포맷으로 변환시킨다. 만일, FIFO 제어부(360)가 HIF 버스(320)로부터 전달되는 트랜잭션 관련신호(DW64 ,TBST ,DL,TSIZE,MORE ,TR/W )를 입력받아 제2저장부(340)로 제어신호를 전달하면, 제2저장부(340)는 HIF 버스(320)로부터 데이타(HD)를 스와핑하여, 예정된 데이타 포맷으로 변환시킨다.
그러므로, SPARC M-버스(310)와 HIF 버스(320)를 제3도와 같이 제1 및 제2저장부(330,340)에 연결하며, 각 버스의 트랜잭션 관련 신호들은 제1 및 제2저장부(330,340)를 원하는 대로 동작시키기 위한 FIFO 제어부(350,360)의 입력이 되며, 이 FIFO 제어부(350,360)의 출력은 제1 및 제2저장부(330,340)의 스왑(SW[1:0])신호를 조절하게 된다.
즉, 본 발명에 의하면 FB+로부터 SPARC M-버스(310)로 들어오는 트랜잭션은 HIF 버스(320)에 투영되는데, HIF 버스(320)에서 32비트 넓이 데이타 3바이트 쓰기 부분 전송을 할 경우, 트랜잭션 신호들은 표4에 따라 TSIZE[1:0]=11, TR/W*=0, TBST*=1, DW64*=1이 되며, HA[1:0]=00이라 가정한다면, 표5에 따라 HD[23:16], HD[15:8], HD[7:0]의 3바이트가 유효하게 된다. 그리고 표8에 따라 브리지가 SPARC M-버스(310)에 맵핑하여야 할 트랜잭션은 하프-워드(2바이트) 쓰기를 수행 후 1바이트 쓰기이다. 일단 SPARC M-버스(310)에 하위 2바이트를 보내고, 다시 최하위 바이트로 1바이트를 보내야 한다.
그리고 제2도와 제3도에 따르면 하위 2바이트인 HD[15:8], HD[7:0]을 보낼 때는 데이타 스왑이 필요하지 않다. 이때, 브리지는 버스 점유권을 놓지 않고, 연속적으로 HD[23:16]를 SPARC M-버스의 최하위 바이트인 MAD[63:56]으로 스왑한 후, 전송하면 된다. 그리고 제3도에서 보는 바와 같이 SW[1:0]은 10의 값을 가지도록 FIFO 제어부를 구동하여야 한다. SPARC M-버스(310)로부터 FB+로 들어오는 트랜잭션은 위의 설명의 역순으로 전송된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명은, 스와핑이 가능한 양방향성 FIFO를 사용하여 SPARC M-버스 또는 HIF 버스로부터 전달된 데이타를 저장하고, FIFO 제어부가 SPARC M-버스 또는 HIF 버스로부터 전달된 트랜잭션 관련 신호를 입력받아 양방향성 FIFO의 스와핑을 제어하여, FIFO에 저장된 데이타를 적절하게 변환시켜 동작주파수, 데이타 넓이 및 끝형식 등이 상이한 다른 버스로 전달할 수 있도록 하고, 또한 종래에는 한 버스로부터 전달된 데이타를 동작 주파수, 데이타 넓이 및 끝형식 등이 상이한 다른 버스로 전달할 경우 다수의 FIFO가 사용되었으나, 본 발명에서는 스와핑이 가능한 양방향성 FIFO를 사용하여 데이타를 변환시켜 전달하므로써, FIFO의 수를 최소화시킬 수 있고, 이에 따라 FIFO가 장착되는 보드의 크기를 감소시켜 비용을 절감하고 상품성을 향상시킬 수 있는 효과가 있다.
Claims (2)
- 제1버스(SPARC(Standard Planning And Requirements Committee) M-Bus)를 외부의 버스(FB+:FutureBust+)에 접속하기 위하여, 제2버스(HIF(Host InterFace) BUS)에 접속하도록 하는 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치에 있어서, 상기 제1버스로부터 전달되는 데이타(MAD)와 상기 제2버스로부터 출력되는 데이타(HD,HA)를 저장하는 적어도 하나의 저장수단; 및 상기 제1버스로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE) 또는 상기 제2버스로부터 전달되는 트랜잭션 관련신호(DW64*, TBST*, DL, TSIZE, MORE*, TR/W*)를 입력받아, 상기 저장수단의 스와핑(swaping)을 제어하여, 상기 저장수단에 저장된 데이타를 예정된 데이타 포맷으로 변환시키기 위한 적어도 하나의 제어수단을 포함하는 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치.
- 제2항에 있어서, 상기 제어수단이 상기 제1버스로부터 전달되는 트랜잭션 관련신호(SIZE,TYPE)를 입력받아, 상기 저장수단으로 제어신호를 출력하면, 상기 저장수단은 상기 제1버스로부터 전달된 데이타를 스와핑하여 예정된 데이타 포맷으로 변환시키고, 상기 제어수단이 상기 제2버스로부터 전달되는 트랜잭션 관련신호(DW64*, TBST*, DL, TSIZE, MORE*, TR/W*)를 입력받아, 상기 저장수단으로 제어신호를 출력하면, 상기 저장수단은 상기 제2버스로부터 전달된 데이타를 스와핑하여 예정된 데이타 포맷으로 변환시키는 것을 특징으로 하는 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치.
Priority Applications (1)
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| KR1019940033627A KR0150032B1 (ko) | 1994-12-10 | 1994-12-10 | 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치 |
Applications Claiming Priority (1)
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| KR1019940033627A KR0150032B1 (ko) | 1994-12-10 | 1994-12-10 | 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960024891A KR960024891A (ko) | 1996-07-20 |
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ID=19400974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940033627A KR0150032B1 (ko) | 1994-12-10 | 1994-12-10 | 서로 다른 버스간의 데이타 트랜잭션 맵핑 장치 |
Country Status (1)
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| KR (1) | KR0150032B1 (ko) |
-
1994
- 1994-12-10 KR KR1019940033627A patent/KR0150032B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024891A (ko) | 1996-07-20 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20040401 Year of fee payment: 7 |
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