KR0166259B1 - 개선된 데이타 전송장치 - Google Patents

개선된 데이타 전송장치 Download PDF

Info

Publication number
KR0166259B1
KR0166259B1 KR1019950021457A KR19950021457A KR0166259B1 KR 0166259 B1 KR0166259 B1 KR 0166259B1 KR 1019950021457 A KR1019950021457 A KR 1019950021457A KR 19950021457 A KR19950021457 A KR 19950021457A KR 0166259 B1 KR0166259 B1 KR 0166259B1
Authority
KR
South Korea
Prior art keywords
processor
data
bus
clock
out buffer
Prior art date
Application number
KR1019950021457A
Other languages
English (en)
Other versions
KR970007678A (ko
Inventor
윤성욱
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019950021457A priority Critical patent/KR0166259B1/ko
Publication of KR970007678A publication Critical patent/KR970007678A/ko
Application granted granted Critical
Publication of KR0166259B1 publication Critical patent/KR0166259B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 서로 다른 클럭으로 동작하는 프로세서간에 데이타를 전송하기 위한 장치에 관한 것으로, 버스(20)와; 제1클럭 발생기(21); 제1프로세서(22); 메모리(24); 제2클럭 발생기(22); 제2프로세서(25); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 상기 버스(20)로부터의 출력을 선택하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 제2프로세서(25)의 데이타를 선택하는 멀티플랙서(31); 상기 멀티플랙서(31)의 출력을 일시 저장하는 선입선출버퍼(32:FIFO); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 선입선출버퍼(32)로부터 데이타를 입력받아 상기 제2프로세서(25)로 출력하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 선입선출버퍼(32)로부터 데이타를 입력받아 버스측으로 출력하는 디멀티플랙서(33); 및 상기 제1 또는 제2프로세서(22, 25)가 버스사용을 요구하면 소정의 우선순위에 따라 버스 사용을 중재하고 버스제어신호를 출력하는 버스 제어기(23)로 구성되어 클럭 속도차에 따른 데이타 손실을 방지한다.

Description

개선된 데이타 전송장치
제1도는 동일 클럭으로 동작하는 프로세서간 데이타 전송장치를 도시한 블럭도.
제2도는 서로 다른 클럭으로 동작하는 종래의 데이타 전송장치를 도시한 블럭도.
제3도는 본 발명에 따른 데이타 전송장치를 도시한 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 22 : 제1프로세서(CPU 1) 12, 23 : 버스제어기
13, 24 : 메모리 14, 20 : 버스
15, 25 : 제2프로세서(CPU 2) 21 : 제1클럭발생기
26 : 제2클럭발생기 27 : 제1선입선출버퍼(FIFO1)
28 : 제2선입선출버퍼(FIFO2) 31 : 멀티플랙서
32 : 선입선출버퍼(FIFO) 33 : 디멀티플랙서
본 발명은 서로 다른 클럭(clock)으로 동작하는 프로세서들 사이에 데이타를 전송하는 기술에 관한 것으로 특히, 선입선출(FIFO: First In First Out)버퍼를 이용하여 각 프로세서가, 동작되는 클럭의 속도차에 따른 데이타 손실을 방지하도록 된 프로세서간 데이타 전송장치에 관한 것이다.
일반적으로 프로세서, 직접 메모리 접근 제어기(DMAC)등과 같은 디지탈 처리소자들은 동작을 위해 클럭(clock)을 필요로 하는 바, 상기 디지탈 소자들의 데이타 처리속도는 클럭속도에 비례하여 증가하는 경향이 있다. 특히, 하나의 버스상에서 연결되는 다수의 프로세서 간에 데이타를 전송하기 위해서는 각종 제어동작 및 데이타 전송의 타이밍을 맞추기 위해서 클럭이 필수적으로 요구된다.
버스상에서 복수개의 프로세서가 하나의 시스템 클럭으로 동작하는 예가 제1도에 도시되어 있는 바, 상기 에에서 제1프로세서(11), 제2프로세서(15), 버스 제어기(bus controller:12), 및 메모리(13)는 공통버스(14)를 통해 연결되어 있고, 상기 제1프로세서(11)와 제2프로세서(15)는 공통버스(14)를 통해 제공되는 동일한 시스템 클럭(CLK)에 의해 동작된다. 이와 같이 일반적으로 버스상에서 각 프로세서들은 동일한 시스템 클럭(CLK)에 의해 동작하도록 구성되어 있다.
그런데, 제1프로세서(11)와 제2프로세서(15)가 서로 다른 제품일 경우에 즉, 통상적으로 제1프로세서(11)는 호스트 프로세서로서 시스템 제작자에 의해 제공되고, 상기 공통버스(14)상에 접속되는 제2프로세서(15)는 로칼 프로세서(local processor) 혹은 직접 메모리 억세스 제어기(DMAC:Direct Memory Access Controller)와 같은 소자로서 확장 카드(extension card)를 통해 다른 제작자에 의해 제공될 때, 제2프로세서 소자가 버스에서 제공되는 시스템 클럭과는 다른 클럭을 사용하는 경우가 발생한다. 특히, 반도체 제조기술이 급속히 발달하여 고속처리가 가능한 소자들이 신속하게 개발됨에 따라 새로운 소자에서 요구되는 클럭 속도는 시스템이 제공하는 클럭 속도와 차이가 발생하게 되고, 프로세서 제조회사에 따라서도 프로세서의 클럭 속도에 차이가 발생하게 되므로 각 프로세서를 서로 다른 클럭으로 동작시킬 필요가 있다.
한편, 이와 같은 필요성에 따라 클럭속도가 다른 프로세서간에 데이타를 전송하기 위한 데이타 전송장치를 본 발명자가 기출원(출원번호 1995년 특허출원 제10442호; 출원일 1995. 4. 29)하였는 바, 상기 선출원된 데이타 전송장치는 제2도에 도시된 바와 같이, 버스(20)와; 소정의 제1클럭(CLK1)을 발생하는 제1클럭 발생기(21); 상기 제1클럭(CLK1)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제1프로세서(22:CPU1); 상기 버스(20)를 통해 입력된 데이타를 저장하거나 저장된 데이타를 상기 버스(20)를 통해 출력하는 메모리(24); 소정의 제2클럭(CLK2)을 발생하는 제2클럭 발생기(26); 상기 제2클럭(CLK2)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제2프로세서(25); 상기 제1프로세서(22) 혹은 메모리(24)로부터 상기 제2프로세서(25)로 데이타 전송시 상기 데이타를 일시 저장하는 제1선입선출버퍼(27); 상기 제2프로세서(25)로부터 상기 제1프로세서(22) 혹은 메모리(24)로 데이타 전송시 상기 데이타를 일시 저장하는 제2선입선출버퍼(28); 및 상기 제1 또는 제2프로세서(22, 25)가 버스사용을 요구하면 소정의 우선순위에 따라 버스 사용을 중재하고 버스제어신호를 출력하는 버스 제어기(23)로 구성되어 있다.
그런데 선출원된 데이타 전송장치는 제1프로세서(22)로부터 제2프로세서(25)로 데이타를 전송하기 위한 제1FIFO(27)와 제2프로세서(25)로부터 제1프로세서(22)로 데이타를 전송하기 위한 제2FIFO(28)가 각각 필요하였기 때문에 적어도 2개의 FIFO가 요구되어 제조비용이 상승하는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로서, 서로 다른 클럭을 사용하는 프로세서간의 데이타 전송에 하나의 선입선출(FIFO) 버퍼를 사용하여 클럭 속도차에 따른 데이타 전송의 오류를 방지할 수 있는 개선된 프로세서간 데이타 전송장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 데이타 전송장치는 공통 버스에 연결된 다수의 프로세서가 서로 다른 클럭에 의해 동작할 경우에 상기 프로세서 간에 라이트와 리드를 위해 하나의 선입선출버퍼를 사용하도록 된 것이다.
즉, 본 발명에 따른 개선된 데이타 전송장치는 하나의 선입선출버퍼의 입력단에 멀티플랙서를 연결하고, 상기 선입선출버퍼의 출력단에 디멀티플랙서를 연결한 후, 제1프로세서로부터 제2프로세서로의 데이타 전송시에는 제1프로세서가 멀티플랙서를 통해 상기 선입선출버퍼에 전송할 데이타를 써 넣은 후 디멀티플랙서를 통해 상기 제2프로세서가 상기 선입선출버퍼에 저장된 데이타를 읽어오며, 반대로 제2프로세서로부터 제1프로세서로의 데이타 전송시에는 제2프로세서가 멀티플랙서를 통해 상기 선입선출버퍼에 전송할 데이타를 써 넣은 후 디멀티플랙서를 통해 상기 제1프로세서가 상기 선입선출버퍼에 저장된 데이타를 읽어가도록 한다.
이와 같이 데이타 전송시에 라이트와 리드를 위해 하나의 버퍼를 사용하므로서 클럭속도차에 의해 발생되는 데이타의 손실을 방지함은 물론 제조비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 자세히 설명하기로 한다.
본 발명에 따른 서로 다른 클럭을 갖는 프로세서간 데이타 전송장치는 제3도에 도시된 바와 같이 버스(20)와; 소정의 제1클럭(CLK1)을 발생하는 제1클럭 발생기(21); 상기 제1클럭(CLK1)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제1프로세서(22); 상기 버스(20)를 통해 입력된 데이타를 저장하거나 저장된 데이타를 상기 버스(20)를 통해 출력하는 메모리(24); 소정의 제2클럭(CLK2)을 발생하는 제2클럭 발생기(26); 상기 제2클럭(CLK2)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제2프로세서(25); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 상기 버스(20)로부터의 출력을 선택하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 제2프로세서(25)의 데이타를 선택하는 멀티플랙서(31); 상기 멀티플랙서(31)의 출력을 일시 저장하는 선입선출버퍼(32:FIFO); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 선입선출버퍼(32)로부터 데이타를 입력받아 상기 제2프로세서(25)로 출력하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 선입선출버퍼(32)로부터 데이타를 입력받아 버스측으로 출력하는 디멀티플랙서(33); 및 상기 제1 또는 제2프로세서(22, 25)가 버스사용을 요구하면 소정의 우선순위에 따라 버스 사용을 중재하고 버스제어신호를 출력하는 버스 제어기(23)로 구성되어 있다.
이어서, 상기와 같이 구성되는 본 발명의 실시예가 동작하는 것을 살펴본다.
먼저, 버스동작의 이해를 위하여 본 발명이 적용되는 에스버스(Sbus)의 동작에 대해서 설명한다.
에스버스(SBus)란 선 마이크로시스템(Sun Micro systems)사가 개발한 웍스테이션 및 서버용 입출력버스로서 1989년 규격이 발표된 이래 많은 업체들이 이를 지원하는 제품을 개발하여 왔다. 이러한 에스버스에서 사용되는 신호 및 그 내용을 살펴보면 다음 표1과 같다.
상기 표1에서와 같은 신호선을 갖는 에스버스 전송의 기본 동작을 설명한다.
에스버스에는 프로세서, DMAC와 같이 에스버스에 접속되어 버스사용을 요구하여 데이타 전송의 주체가 될 수 있는 마스터(master)와, 메모리와 같이 마스터의 동작에 따라 서비스를 제공해 주는 것을 슬레이브(slave), 버스사용을 중재하고 각종 제어신호를 제공하는 버스 제어기(controller)가 있고, 이들은 버스 제어기가 제공하는 시스템 클럭에 따라 타이밍이 동기된다.
또한, 에스버스의 동작 사이클은 버스중재(arbitration)단계, 어드레스변환(translation)단계, 및 데이타 전송(transfer)단계로 크게 구분되는데, 버스중재단계에서는 버스에 접속된 마스터들이 버스사용을 요구하면 버스 제어기가 우선순위에 따라 어느 한 마스터에 버스사용권을 주고, 어드레스 변환단계에서는 버스사용권을 획득한 마스터가 가상 어드레스를 데이타 버스상에 출력하면 버스 제어기가 이를 래치하여 물리적인 어드레스로 변환하며, 데이타 전송단계에서는 물리어드레스에 따라 실제로 데이타를 리드 혹은 라이트하는 단계이다.
버스동작은 마스터가 BusRequest*신호를 로우로 떨어뜨려 버스 제어기에서 버스사용을 요구하면서 시작되며, 버스요구신호가 활성화되면 제어기는 이를 인지하여 우선순위에 따라 특정 마스터의 BusGrant*신호선을 로우로 떨어 뜨린다. 이때 각 마스터들은 개별적으로 할당된 BusRequest*신호선과 BusGrant*신호선을 사용하므로 버스 제어기가 버스사용을 요구한 마스터를 신속하게 식별할 수 있어 중재를 신속하게 처리할 수 있다. 버스사용권을 얻은 마스터는 리드 혹은 라이트할 가상 어드레스를 데이타 버스상에 출력하고, 버스 제어기는 이를 래치하여 물리적인 어드레스로 변환한 후 변환된 물리적인 어드레스를 어드레스 버스상에 출력하고, 어드레스 스트로브(AS*)신호를 로우로 활성화시킨다. 이때 마스터가, 리드동작일 경우에는 리드신호선(Rd)을 하이로, 라이트 동작일 경우에는 리드신호선(Rd)을 로우로 만들어 데이타 전송방향을 알려주고, 라이트 동작시에는 가상어드레스(Virtual Address)에 이어 곧 바로 라이트할 데이타를 데이타 버스(Data(31:0))상에 출력한다. 물리 어드레스에 의해 선택된 해당 슬레이브는 라이트 동작이면 데이타 버스상에 실려있는 데이타를 저장한 후 Ack(2:0)*신호를 활성화시키고, 리드동작일 경우에는 어드레스에 따라 해당 데이타를 데이타 버스상에 출력한 후 Ack(2:0)*신호를 활성화시킨다.
이어서, 상기와 같은 기본적인 버스동작에 대한 이해를 바탕으로 본 발명의 장치가 동작하는 것을 살펴본다.
본 발명의 제1프로세서(22)는 제1클럭 발생기(21)가 제공하는 제1클럭(CLK1)에 따라 동작하여 버스(20)를 통해 메모리(24)에 데이타를 저장하거나 메모리(24)로부터 데이타를 읽어오고, 제2프로세서(25)와도 데이타를 교환한다. 버스제어기(23)는 앞서 설명한 바와 같이 버스중재기능을 수행하고, 가상 어드레스(VA:virtual address)를 물리 어드레스(PA:physical address)로 변환하며, 각종 제어신호를 제공한다. 제2프로세서(25)는 제2클럭 발생기(26)가 제공하는 제2클럭(CLK2)에 따라 동작하여 메모리(24)로부터 데이타를 읽어오거나 메모리(24)에 데이타를 저장하며 제1프로세서(22)와 데이타를 주고받는다.
이때, 제1프로세서(22) 및 메모리(24)로부터 제2프로세서(25)로의 데이타 전송시에는 제1프로세서(22)가 멀티플랙서(31)를 통해 상기 선입선출버퍼(32)에 전송할 데이타를 써 넣은 후 디멀티플랙서(33)를 통해 상기 제2프로세서(25)가 상기 FIFO(32)에 저장된 데이타를 읽어오며, 반대로 제2프로세서(25)로부터 제1프로세서(22)로의 데이타 전송시에는 제2프로세서(25)가 멀티플랙서(31)를 통해 상기 선입선출버퍼(32)에 전송할 데이타를 써 넣은 후 디멀티플랙서(33)를 통해 상기 제1프로세서(22)가 상기 FIFO(32)에 저장된 데이타를 읽어가도록 한다. 따라서, 제1클럭(CLK1)과 제2클럭(CLK2) 사이에 속도차가 발생하여도 상기 선입선출버퍼(32)에 의해 버퍼링이 가능하므로 오버플로워나 언더플로워에 의한 데이타 손실을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명은 서로 다른 클럭을 사용하는 프로세서들 사이에 데이타를 전송할 경우에 하나의 선입선출(FIFO) 버퍼를 사용하므로써 클럭속도차에 따른 데이타 손실을 방지시킴과 아울러 제조비용을 절감할 수 있는 효과가 있다.

Claims (1)

  1. 서로 다른 클럭으로 동작하는 프로세서간에 데이타를 전송하기 위한 데이타 전송장치에 있어서, 버스(20)와; 소정의 제1클럭(CLK1)을 발생하는 제1클럭 발생기(21); 상기 제1클럭(CLK1)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제1프로세서(22); 상기 버스(20)를 통해 입력된 데이타를 저장하거나 저장된 데이타를 상기 버스(20)를 통해 출력하는 메모리(24); 소정의 제2클럭(CLK2)을 발생하는 제2클럭 발생기(26); 상기 제2클럭(CLK2)에 따라 상기 버스(20)를 통해 데이타를 주고 받는 제2프로세서(25); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 상기 버스(20)로부터의 출력을 선택하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 제2프로세서(25)의 데이타를 선택하는 멀티플랙서(31); 상기 멀티플랙서(31)의 출력을 일시 저장하는 선입선출버퍼(32); 상기 제1프로세서(22)로부터 상기 제2프로세서(25)로 데이타 전송시 상기 선입선출버퍼(32)로부터 데이타를 입력받아 상기 제2프로세서(25)로 출력하고, 상기 제2프로세서(25)로부터 상기 제1프로세서(22)로 데이타 전송시 상기 선입선출버퍼(32)로부터 데이타를 입력받아 버스측으로 출력하는 디멀티플랙서(33); 및 상기 제1 또는 제2프로세서(22, 25)가 버스사용을 요구하면 소정의 우선순위에 따라 버스 사용을 중재하고 버스제어신호를 출력하는 버스 제어기(23)로 구성되는 개선된 데이타 전송장치.
KR1019950021457A 1995-07-20 1995-07-20 개선된 데이타 전송장치 KR0166259B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950021457A KR0166259B1 (ko) 1995-07-20 1995-07-20 개선된 데이타 전송장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950021457A KR0166259B1 (ko) 1995-07-20 1995-07-20 개선된 데이타 전송장치

Publications (2)

Publication Number Publication Date
KR970007678A KR970007678A (ko) 1997-02-21
KR0166259B1 true KR0166259B1 (ko) 1999-01-15

Family

ID=19421110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950021457A KR0166259B1 (ko) 1995-07-20 1995-07-20 개선된 데이타 전송장치

Country Status (1)

Country Link
KR (1) KR0166259B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100376019B1 (ko) * 2000-08-08 2003-03-15 주식회사 이지컴뮤니케이션즈 통합 웹 서비스를 위한 인터넷 웹 서버 운용 시스템 및 방법

Also Published As

Publication number Publication date
KR970007678A (ko) 1997-02-21

Similar Documents

Publication Publication Date Title
US6101565A (en) System for multisized bus coupling in a packet-switched computer system
US5455915A (en) Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates
US4949301A (en) Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs
US4860244A (en) Buffer system for input/output portion of digital data processing system
US5133062A (en) RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory
US4481572A (en) Multiconfigural computers utilizing a time-shared bus
US5761450A (en) Bus bridge circuit flushing buffer to a bus during one acquire/relinquish cycle by providing empty address indications
CN1127026C (zh) 将异步总线适配于同步电路的方法与装置
KR20040044366A (ko) 공유 메모리 데이터 전송장치
US5625796A (en) Method and apparatus for concurrently accessing multiple memories with different timing requirements
US5941960A (en) Host initiated PCI burst writes utilizing posted write buffers
JPH04350754A (ja) データチャンネルに対するインターフェースを含むワークステーションまたは類似のデータ処理システム
US5465333A (en) Apparatus for programming the speed at which an expansion card generates ready signals to insure compatibility with the speed of an attached bus
US7203781B2 (en) Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus
KR0166259B1 (ko) 개선된 데이타 전송장치
JPS6043546B2 (ja) デ−タ転送異常処理方式
US5799161A (en) Method and apparatus for concurrent data routing
US5371863A (en) High speed processor bus extension
US6003096A (en) Host interface circuit for preventing data loss and improving interface speed for an image forming apparatus by latching received data in response to a strobe input signal
KR100191242B1 (ko) 데이타 전송장치
JPH04350753A (ja) 直接メモリアクセス制御器およびデータチャンネルへのインターフェース装置を備えたワークステーション
KR0143685B1 (ko) 에스버스 인터페이스회로
KR960032662A (ko) 동기/비동기 버스 접속장치
EP0568678B1 (en) Device for transmission of data
KR100259943B1 (ko) 고속 마이크로 프로세서와 백플레인 접속장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110901

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120903

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee