CN1127026C - 将异步总线适配于同步电路的方法与装置 - Google Patents

将异步总线适配于同步电路的方法与装置 Download PDF

Info

Publication number
CN1127026C
CN1127026C CN96194330A CN96194330A CN1127026C CN 1127026 C CN1127026 C CN 1127026C CN 96194330 A CN96194330 A CN 96194330A CN 96194330 A CN96194330 A CN 96194330A CN 1127026 C CN1127026 C CN 1127026C
Authority
CN
China
Prior art keywords
circuit
data
asynchronous
signal
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN96194330A
Other languages
English (en)
Other versions
CN1186555A (zh
Inventor
奥里·皮莱南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia Oyj
Original Assignee
Nokia Telecommunications Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nokia Telecommunications Oy filed Critical Nokia Telecommunications Oy
Publication of CN1186555A publication Critical patent/CN1186555A/zh
Application granted granted Critical
Publication of CN1127026C publication Critical patent/CN1127026C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

许多数字处理器都具有一个受控于两种控制信号(ENA′，RWN)的异步总线。为了将同步存储器与异步总线对接，接口逻辑电路是必不可少的。在用于将数据(DATA)从异步电路(1)传送到同步电路(2)的接口(3)中，当借助于诸触发器使诸定时控制信号(ENA′，RWN)同步于该系统时钟(CKO)时，将待写入的数据写入一个中间存储器(DR)。相应地，在用于将数据(DATA)从同步电路(2)传送到异步电路(1)的接口(4)中，借助于一个触发器电路，将指示从同步电路读出操作的信号(RWN)同步于系统时钟。

Description

将异步总线适配于同步电路的方法与装置
技术领域
本发明涉及一种能够将具有异步总线的电路适配于需要同步总线的诸外围接口电路的装置。
背景技术
许多数字处理器都具有一个受控于两种定时控制信号的异步总线。在那些涉及到要求严格定时的应用中，异步总线可能会产生困难。某些专用集成电路(以下简称“ASIC电路”)生产厂家的成品库中也仅有同步存储器，或者换句话说，用这样一种(同步)存储器来替代异步存储器比较方便。为了将同步存储器适配于异步总线，接口逻辑电路是必不可少的。
在许多数字处理器中，例如AT&T的信号处理器DSP1610，其总线受控于两种定时控制信号。在图中，它们被表示为信号ENA′和RWN。信号ENA′使能)的状态0表示该处理器执行读或写的操作。信号RWN(读/写-不读/写)的状态0表示该处理器正在对外围电路进行写操作，而同一信号的状态1表示该处理器正在从外围电路读入数据。若ENA′为“1”，则信号RWN的状态是不重要的。
从前，通过将两种控制信号ENA′和RWN施加于外围电路，以实现诸数字处理器和诸ASIC电路的连接。这就导致某些缺点。首先，某些电路只有一根可以连接定时控制信号的连接线(引脚)。还有，信号ENA′和RWN的状态转换不需要同步于系统时钟(CKO)这一事实，在那些涉及到严格定时的应用中会产生问题。而且，某些ASIC电路供应商只能提供同步存储器，这就意味着全部现有的外围接口电路不可能用在异步总线上。还有，需要两种定时控制信号的硬件环境，在取得开发工具支持方面是相当差的，或者说完全得不到支持。如果只用一种控制信号就能实现定时，还会给测试工作带来方便。
发明内容
本发明的目的是获得各种方法与装置，以消除上述各种问题和限制。
根据本发明的一个方面，提供一种用于在一个系统中将数据从异步电路传送到同步电路的存储单元和/或寄存器并写入由地址决定的位置的方法，该系统包括一个系统时钟，并且该系统中的异步电路包括至少一个指示数据传送的信号以及一个指示数据传送方向的信号，而且该系统还包括一个用于将所述诸信号同步于系统时钟的同步单元。所述方法包括步骤：当指示数据传送的信号为有效，并且指示数据传送方向的信号指明数据从异步电路传送到同步电路时，在异步电路的控制下将数据写入第一中间寄存器，并将同步单元置位；其特征在于：在所述的数据写入的同时，将地址写入一个第二中间寄存器；将数据写入同步电路的不同的存储单元和/或寄存器的操作受控于一个公共的同步单元。
附图说明
下面，借助于附图对本发明进行更详细的说明，在附图中：
图1是说明根据本发明的诸适配接口的方框图。
图2说明本发明的用于将数据从异步电路传送到同步电路的一种适配接口。
图3表示在相应于图2的电路中的脉冲时序图。
图4说明本发明的用于将数据从同步电路传送到异步电路的一种适配接口。
具体实施方式
本发明的诸适配接口的位置示于图1。在异步电路1与同步电路2之间安排了一个适配接口3，执行将数据(DATA)从异步电路1传送到同步电路2，还安排了一个适配接口4，执行相反的方向传送数据。在任一时间，可以根据要求使用本发明适配接口3和4中的一个或两个。
下面，在图2和相关的脉冲图3的基础上，考查本发明适配接口3的工作。该图表示出对本发明有本质作用的诸方框：异步电路1(例如一个数字信号处理器)，同步电路2，以及根据本发明的适配接口3。在脉冲图3中，假设写操作使用一个等待状态WS，并且在两次写操作之间有一条NOP(空操作)指令。在图中还进一步假设(这不会从任何角度限制本发明的范围)，该异步电路1的地址总线ADDR被用来对整个同步存储器进行寻址，这意味着该地址总线ADDR中，至少有若干位被用来作为地址比较器EL(使能逻辑电路)的片选信号CS。若地址总线ADDR的最高位-在数值上等于以位(比特)表示的地址比较器的宽度-等于安排在块EL中的参考地址，则该块EL的输出为“1”。该图没有示出地址比较器的(电路)设计，但很明显，该电路可以由多个比较器电路组成，其中，每一个比较器将地址总线中的一位跟一个参考值加以比较，后者可以借助于例如可调整的跳线装置来设定。块EL和A-DEC的功能被这样分配，使得块EL用于检测该操作是否已被引入到图2的电路中，而块A-DEC则将信号WE′分配于图2的电路。考虑图2和图4，假设该存储器的地址产生于一个使用跟其他诸同步电路一样的时钟信号CKO的外围电路；因此，在本文中没有公开存储器地址的产生方法。产生该存储器地址的电路可以是一个自动增量计数器或者某些其他的合适电路。就本发明来说，时钟信号CKO在何处产生也是无关紧要的。
参考图2和图3，根据本发明的接口逻辑电路的写操作过程按下列诸步骤产生：
1.开关装置34检测信号ENA′和RWN中至少一个(在本例中为RWN)转变为状态“1”的瞬间。若该地址总线的诸内容同时等于安排在地址比较器EL中的参考地址，则该数据(DATA)被写入一个中间寄存器DR，并且逻辑值“1”被写入一个触发器FF31；
2.在时钟信号CKO的下一个上升沿出现时，该逻辑值“1”被转移到下一个触发器FF32。
3.在该时钟信号CKO的下一个下降沿出现时，该逻辑值“1”被转移到下一个触发器FF33。在同一瞬时，状态0为有效的(写使能)信号WE′被设置为0。该信号被用来做两件事情：第一件是允许对同步存储器MEM和功能寄存器FREG进行写操作；第二件是对前两级触发器FF31和FF32进行复位操作。电路里面的地址解码器A-DEC将信号WE′分配于由地址总线确定的电路部分。若写操作被引入到该存储器，则A-DEC产生一个WEB′信号送往该存储器，该WEB′信号被施加于该存储器MEM。
4.在该时钟信号CKO的下一个上升沿出现时，在数据总线上的数据被写入该存储器或诸寄存器。
5.在时钟信号CKO的下一个下降沿出现时，信号WE′被恢复为“1”，使该接口为后一个的操作过程作好准备。
从说明对存储器或寄存器进行写操作的脉冲图3可以看到对定时来说至关重要的瞬间Tx；如图3所示，若信号RWN先于信号ENA′上升到状态“1”，则将出现一种表明该电路正在执行读操作的过渡状态。至于在实际上会发生什么操作，取决于各部件的定时允差以及设计的其他诸参数。正如大家所看到的，在根据本发明的电路所产生的信号WE′中，这样一种过渡状态不会出现。
可以按照图4所示的方式执行读操作。基于前面关于写操作的叙述，可以指出，借助于一个触发器FF41以及一个比较器装置42，就能实现将信号ENA′和RWN同步于系统时钟CKO。若该电路使用一个存储器，并且需要一个用于计算存储器地址的信号OE′(输出使能)，则该信号就能同步于系统时钟CKO。这就意味着该已被同步的信号OE′可以被用来作为存储器地址计算单元的常规数据输入。还可以使用适合于这种应用的其他解决方法。
以上通过其优选实施例说明的本发明优点在于，只需要一个定时控制信号用于诸功能寄存器。就定时而言，本发明的电路装置跟诸异步电路相比，对延时和其他设计参数的敏感性较低。另外，即使那些不能直接地连接到异步总线的ASIC电路，也可以连接到该处理器。

Claims (1)

1.用于在一个系统中将数据(DATA)从异步电路(1)传送到同步电路(2)的存储单元(MEM)和/或寄存器(FREG)并写入由地址(ADDR)决定的位置的方法，该系统包括一个系统时钟(CKO)，并且该系统中的异步电路(1)包括至少一个指示数据传送的信号(ENA′)以及一个指示数据传送方向的信号(RWN)，而且该系统还包括一个用于将所述诸信号(ENA′，RWN)同步于系统时钟(CKO)的同步单元(FF31-FF33)；
所述方法包括步骤：当指示数据传送的信号(ENA′)为有效，并且指示数据传送方向的信号(RWN)指明数据从异步电路(1)传送到同步电路(2)时，在异步电路(1)的控制下将数据(DATA)写入第一中间寄存器(DR)，并将同步单元(FF31-FF33)置位；
其特征在于：
-在所述的数据写入的同时，将地址(ADDR)写入一个第二中间寄存器(AR)；
-将数据(DATA)写入同步电路(2)的不同的存储单元(MEM)和/或寄存器(FREG)的操作受控于一个公共的同步单元(FF31-FF33)。
CN96194330A 1995-05-29 1996-05-23 将异步总线适配于同步电路的方法与装置 Expired - Lifetime CN1127026C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI952614A FI104858B (fi) 1995-05-29 1995-05-29 Menetelmä ja laitteisto asynkronisen väylän sovittamiseksi synkroniseen piiriin
FI952614 1995-05-29

Publications (2)

Publication Number Publication Date
CN1186555A CN1186555A (zh) 1998-07-01
CN1127026C true CN1127026C (zh) 2003-11-05

Family

ID=8543496

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96194330A Expired - Lifetime CN1127026C (zh) 1995-05-29 1996-05-23 将异步总线适配于同步电路的方法与装置

Country Status (8)

Country Link
US (1) US6075830A (zh)
EP (1) EP0829051A2 (zh)
JP (1) JPH11507449A (zh)
CN (1) CN1127026C (zh)
AU (1) AU707923B2 (zh)
FI (1) FI104858B (zh)
NO (1) NO975497D0 (zh)
WO (1) WO1996038793A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101034587B (zh) * 2006-03-09 2011-12-21 海力士半导体有限公司 半导体存储装置中的地址缓冲器及缓冲地址的方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208907B1 (en) * 1998-01-30 2001-03-27 International Business Machines Corporation Domino to static circuit technique
DE69823885T2 (de) 1998-06-17 2005-04-21 Nokia Corp Ein schnittstellengerät zum verbinden von geräten mit verschiedenen taktfrequenzen und verfahren zum betreiben der schnittstelle
JP2002014914A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 機能ブロック
CA2316590A1 (en) * 2000-08-23 2002-02-23 Celestica International Inc. System and method for using a synchronous device with an asynchronous memory controller
US6715095B1 (en) 2000-10-02 2004-03-30 Iomeca Corporation Method and circuitry for switching from a synchronous mode of operation to an asynchronous mode of operation without any loss of data
US6658544B2 (en) 2000-12-27 2003-12-02 Koninklijke Philips Electronics N.V. Techniques to asynchronously operate a synchronous memory
KR100453071B1 (ko) * 2003-01-18 2004-10-15 삼성전자주식회사 프로세서 버스 연결 장치 및 방법
JP4114749B2 (ja) * 2003-11-07 2008-07-09 ローム株式会社 メモリ制御装置および電子装置
EP1745384B1 (en) * 2004-04-28 2009-12-16 Koninklijke Philips Electronics N.V. Circuit with asynchronous/synchronous interface
US8055821B2 (en) * 2004-11-17 2011-11-08 International Business Machines Corporation Apparatus, system, and method for converting a synchronous interface into an asynchronous interface
US7116601B2 (en) * 2004-12-28 2006-10-03 Via Technologies, Inc. Pseudo-synchronization of the transportation of data across asynchronous clock domains
CN100392560C (zh) * 2005-09-02 2008-06-04 中兴通讯股份有限公司 多时钟域系统复位电路
WO2007077497A1 (en) * 2006-01-05 2007-07-12 Freescale Semiconductor, Inc. Method for synchronizing a transmission of information and a device having synchronizing capabilities
KR100738965B1 (ko) * 2006-03-07 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동기 모드 감지 회로 및 방법
US7880499B2 (en) 2006-06-28 2011-02-01 Achronix Semiconductor Corporation Reconfigurable logic fabrics for integrated circuits and systems and methods for configuring reconfigurable logic fabrics
US8024511B2 (en) * 2007-08-31 2011-09-20 Siemens Industry, Inc. Systems, devices, and/or methods to access synchronous RAM in an asynchronous manner
TWI407744B (zh) * 2008-02-04 2013-09-01 Realtek Semiconductor Corp 網路信號處理裝置
US7900078B1 (en) * 2009-09-14 2011-03-01 Achronix Semiconductor Corporation Asynchronous conversion circuitry apparatus, systems, and methods
US9489009B2 (en) 2014-02-20 2016-11-08 Samsung Electronics Co., Ltd. System on chip, bus interface and method of operating the same
US10505704B1 (en) * 2015-08-02 2019-12-10 Wave Computing, Inc. Data uploading to asynchronous circuitry using circular buffer control

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070443A (en) * 1989-09-11 1991-12-03 Sun Microsystems, Inc. Apparatus for write handshake in high-speed asynchronous bus interface
US5357613A (en) * 1992-09-16 1994-10-18 Texas Instruments Incorporated Time-domain boundary buffer method and apparatus
EP0649097A1 (en) * 1993-10-01 1995-04-19 Nokia Mobile Phones Ltd. An interface between unsynchronised devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785469A (en) * 1987-02-12 1988-11-15 Advanced Micro Devices, Inc. Processor to peripheral interface for asynchronous or synchronous applications
US4935942A (en) * 1989-03-16 1990-06-19 Western Digital Corporation Data sampling architecture
US5191657A (en) * 1989-11-09 1993-03-02 Ast Research, Inc. Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus
JP2944280B2 (ja) * 1991-11-28 1999-08-30 日本電気株式会社 インタフェース回路
EP0574598A1 (de) * 1992-06-13 1993-12-22 International Business Machines Corporation Datenpufferspeicher
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム
JP3386221B2 (ja) * 1994-03-17 2003-03-17 富士通株式会社 非同期データのクロック乗換回路
US5758188A (en) * 1995-11-21 1998-05-26 Quantum Corporation Synchronous DMA burst transfer protocol having the peripheral device toggle the strobe signal such that data is latched using both edges of the strobe signal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070443A (en) * 1989-09-11 1991-12-03 Sun Microsystems, Inc. Apparatus for write handshake in high-speed asynchronous bus interface
US5357613A (en) * 1992-09-16 1994-10-18 Texas Instruments Incorporated Time-domain boundary buffer method and apparatus
EP0649097A1 (en) * 1993-10-01 1995-04-19 Nokia Mobile Phones Ltd. An interface between unsynchronised devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101034587B (zh) * 2006-03-09 2011-12-21 海力士半导体有限公司 半导体存储装置中的地址缓冲器及缓冲地址的方法

Also Published As

Publication number Publication date
FI952614A (fi) 1996-11-30
FI104858B (fi) 2000-04-14
WO1996038793A2 (en) 1996-12-05
WO1996038793A3 (en) 1997-01-09
NO975497L (no) 1997-11-28
CN1186555A (zh) 1998-07-01
AU5695696A (en) 1996-12-18
US6075830A (en) 2000-06-13
FI952614A0 (fi) 1995-05-29
AU707923B2 (en) 1999-07-22
JPH11507449A (ja) 1999-06-29
NO975497D0 (no) 1997-11-28
EP0829051A2 (en) 1998-03-18

Similar Documents

Publication Publication Date Title
CN1127026C (zh) 将异步总线适配于同步电路的方法与装置
US4615017A (en) Memory controller with synchronous or asynchronous interface
US6336159B1 (en) Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system
US6173349B1 (en) Shared bus system with transaction and destination ID
US5430847A (en) Method and system for extending system buses to external devices
JPH11167514A (ja) 動作速度が異なるｄｒａｍに対処できるメモリ制御機能を備えたコンピュータ・システム
US5287457A (en) Computer system DMA transfer
US5625796A (en) Method and apparatus for concurrently accessing multiple memories with different timing requirements
US6160562A (en) System and method for aligning an initial cache line of data read from local memory by an input/output device
JPH0511329B2 (zh)
US5465333A (en) Apparatus for programming the speed at which an expansion card generates ready signals to insure compatibility with the speed of an attached bus
JP2755330B2 (ja) マイクロコンピユータ・システム
US5796963A (en) System and method for converting VXI bus cycles to PCI burst cycles
JPS585867A (ja) デ−タ伝送方法および装置
KR0166259B1 (ko) 개선된 데이타 전송장치
JPH0399354A (ja) バス・コントローラ
KR100191242B1 (ko) 데이타 전송장치
KR960016402B1 (ko) 캐쉬 데이터 고속전송 장치
JPH02226454A (ja) コンピユータ・システムおよびそのデータ転送方法
KR100259943B1 (ko) 고속 마이크로 프로세서와 백플레인 접속장치 및 방법
JPS6326753A (ja) メモリ−バス制御方法
KR0170742B1 (ko) 엠버스를 이용한 데이터 전송 방법
JPH02211571A (ja) 情報処理装置
KR100268178B1 (ko) 캐쉬 기능을 가지는 피시아이 장치
US6901472B2 (en) Data-processing unit with a circuit arrangement for connecting a first communications bus with a second communications bus

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20031105

EXPY Termination of patent right or utility model