JP3386221B2 - 非同期データのクロック乗換回路 - Google Patents

非同期データのクロック乗換回路

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JP3386221B2
JP3386221B2 JP04716894A JP4716894A JP3386221B2 JP 3386221 B2 JP3386221 B2 JP 3386221B2 JP 04716894 A JP04716894 A JP 04716894A JP 4716894 A JP4716894 A JP 4716894A JP 3386221 B2 JP3386221 B2 JP 3386221B2
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吉典 千葉
基弥 黒津
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は非同期データのクロック
乗換回路に関する。この非同期データのクロック乗換回
路は、有線通信を行う送受信装置のデータ受信部分に用
いられ、他装置から伝送されてきた非同期データを自装
置のシステムクロックでトリガして同期させ、後段回路
へ出力するものである。
【０００２】データ伝送における主信号となるデータの
処理は、特に正確さが要求される。最近は光ファイバに
よる光通信等の需要が高まり、データの伝送速度が高速
化し、かつ細分化する傾向にある。このため、伝送され
てくる低速から高速までの非同期データのビット同期処
理を共通の回路で行い、なお且つその回路構成が簡素で
あることが要望されている。
【０００３】
【従来の技術】図１５に従来例による非同期データのク
ロック乗換回路のブロック構成図を示し、その説明を行
う。
【０００４】この図において、１はサンプリング入力
部、２はラッチ部、３はパターン検出部、４はセレクト
信号生成部、５はセレクト部である。サンプリング入力
部１は、従属接続された複数のバッファ１1 ，１2 ，１
3 ，…，１n を有して構成されており、図示せぬ他装置
から例えば光ファイバにより伝送されてくる非同期デー
タＤを、各バッファ１1 〜１n 毎に一定間隔で遅延さ
せ、ラッチ部２へ送出する。
【０００５】このようにデータＤを遅延させることによ
って、サンプリング入力が行われる。サンプリング入力
とは、図１６に示すように、データＤを前記したように
一定間隔で遅延させることによって同位相のクロック信
号ＣＫでデータを取り込んだ場合に、データ取り込み時
のシステムクロック信号ＣＫによるトリガ点が、破線矢
印のようになることを示すものである。但し、図１６に
７で示す幅囲はデータＤの１ビット分であり、８で示す
幅は１ビットよりも広いサンプリング範囲である。
【０００６】ラッチ部２は、バッファ１1 〜１n の出力
端にそのデータ入力端が接続された複数のフリップフロ
ップ（ＦＦ）２1 ，２2 ，２3 ，…，２n を有して構成
されており、図示せぬシステムクロック信号で遅延され
たデータを保持してパターン検出部３及びセレクト部５
へ出力する。各フリップフロップ２1 〜２n から出力さ
れるデータをＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３，…，Ｄ
Ｔｎとする。
【０００７】パターン検出部３は、各フリップフロップ
２1 〜２n の出力端にそのデータ入力端が接続された複
数のシフトレジスタ３11，３12，３13，…，３1nと、各
シフトレジスタ３11〜３1nの複数ビットの出力端にその
入力端が接続されたアンド回路（＆）３21，３22，
３23，…，３2nとを有して構成されている。そして各シ
フトレジスタ３11〜３1nで各データＤＴ０〜ＤＴｎをレ
ジスタのシフト段数だけ取り込んでアンド回路３21〜３
2nへ出力し、各アンド回路３21〜３2n毎に複数ビットの
データの論理積を取ることによって、入力データＤの
「０，１」のパターンを検出して出力する。例えばアン
ド回路３21の入力側の予め設定される設定ビットが
「１，０，１」の場合は、シフトレジスタ３11から
「１，０，１」のデータが出力された際に、「１」を出
力するようになっている。
【０００８】セレクト信号生成部４は、各アンド回路３
21〜３2nの出力端にそのデータ入力端が接続された複数
のシフトレジスタ４1 ，４2 ，４3 ，…，４n と、各シ
フトレジスタ４1 〜４n の複数ビットの出力端にそのデ
ータ入力端が接続されたテーブル４m とを有して構成さ
れている。そして各シフトレジスタ４1 〜４n で、各ア
ンド回路３21〜３2nから出力されるパターン検出結果を
レジスタのシフト段数だけ取り込んでテーブル部４m へ
出力する。テーブル部４m において、予め予期される検
出パターンがテーブル化された情報とパターン検出結果
とを比較し、情報に一致したパターン検出結果に応じた
セレクト信号をセレクト部５へ出力する。つまり、パタ
ーン検出結果に応じ、どの段の出力を選択するべきかを
テーブル化しておき、実際の検出結果からテーブルを参
照して選択すべき信号を示す信号を出力する。
【０００９】セレクト部５は、テーブル部４m のセレク
ト信号出力端にそのセレクト端が接続され、かつデータ
入力端がフリップフロップ２1 〜２n の出力端に接続さ
れたセレクタ（ＳＥＬ）５1 を有して構成され、データ
入力端に供給される各データＤＴ０〜ＤＴｎの内からセ
レクト信号に応じたデータ（例えばＤＴ２）を選択し、
後段のフリップフロップ６へ出力する。フリップフロッ
プ６からはシステムクロック信号に同期した同期データ
ＤＤが出力される。即ち、入力データＤが１ビット毎に
適正にトリガされて取り込まれたデータが同期データＤ
Ｄとして出力される。
【００１０】
【発明が解決しようとする課題】ところで、上述した非
同期データのクロック乗換回路においては、取り扱う非
同期データＤの固有のパターンを、予め各位相毎に定め
ておかなければならない。このため同一回路では、他の
パターンのデータＤを扱うことができない問題がある。
【００１１】また非同期データの固有パターンのビット
長に対応する時間をビット同期処理に要するが、固有の
パターンは通常何ビットにも及ぶので処理時間が掛かり
過ぎる問題があり、そのことから高速処理が行えないの
で汎用性に乏しいといった問題がある。
【００１２】更に、予め非同期データＤの性質、ディレ
ー特性及びトリガマージン等を考慮して、非同期データ
Ｄの固有パターン検出結果から適切な位相を選択するた
めのテーブル情報を作成しなければならないので、多大
な手間を要すると共にその構成回路が大規模になる問題
がある。
【００１３】更には、非同期データＤのサンプリング数
が増える毎にそれに対応する手間がかかると共に回路規
模も増大し、このことに伴ってテーブル情報を構成する
要素の変更や、新規データへの適用が容易ではないとい
った問題がある。
【００１４】本発明は、このような点に鑑みてなされた
ものであり、異なるパターンの非同期データのビット同
期処理を回路を殆ど変更すること無しに同一回路で行う
ことができ、その処理時間短くすることができると共に
回路の小規模化を図ることができる非同期データのクロ
ック乗換回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】図１に本発明の非同期デ
ータのクロック乗換回路の原理図を示す。この図に示す
非同期データのクロック乗換回路は、他装置から伝送さ
れてきた非同期データ(D) を自装置のシステムクロック
でトリガして同期させるものである。
【００１６】図中、１０′はサンプリング入力手段であ
り、非同期データＤを一定間隔で遅延させ、この遅延し
た複数のサンプリングデータＤ0 〜ＤN を出力するもの
である。
【００１７】７０はタイミング生成手段(70)であり、ラ
ッチ信号を定められたタイミングで出力するものであ
る。２０′はラッチ手段であり、サンプリング入力手段
１０′及びタイミング生成手段７０に作動的に接続さ
れ、ラッチ信号が供給されている間に複数のサンプリン
グデータ(D0 〜 DN ) をシステムクロックでトリガして
保持するものである。
【００１８】３０′は変化点検出手段であり、ラッチ手
段２０′に作動的に接続され、ラッチ手段２０′に保持
された複数のサンプリングデータＤ0 〜ＤN の変化点を
２箇所以上検出して出力するものである。
【００１９】４０′は変化点出力手段であり、変化点検
出手段３０′に作動的に接続され、変化点検出手段３
０′で検出された２つ以上の変化点を一方向から順に２
箇所検出して出力するものである。
【００２０】５０′はセレクト信号作成手段であり、変
化点出力手段４０′に作動的に接続され、変化点出力手
段４０′から出力される複数の変化点間の概略中間のサ
ンプリングデータの位相を検出し、この検出された位相
を示すセレクト信号を出力するものである。
【００２１】６０′はセレクト手段であり、サンプリン
グ入力手段１０′及びセレクト信号作成手段４０′に作
動的に接続され、複数のサンプリングデータＤ0 〜ＤN
の中からセレクト信号が示す位相に対応するサンプリン
グデータを選択し、この選択されたサンプリングデータ
を同期データとして出力するものである。
【００２２】
【作用】上述した本発明によれば、他装置から伝送され
てきた非同期データＤがサンプリング入力手段１０′
で、一定間隔で遅延させられ、この遅延した複数のサン
プリングデータＤ0 〜ＤN が、ラッチ手段２０′にラッ
チ信号の供給時にシステムクロックでトリガされて保持
される。この保持された複数のサンプリングデータＤ0
〜ＤN の２つ以上の変化点が変化点検出手段３０′で検
出される。
【００２３】この検出された２つ以上の変化点が、変化
点出力手段４０′により一方向から順に検出されて２箇
所出力される。この出力された２つの変化点の概略中間
のサンプリングデータの位相がセレクト信号作成手段５
０′により検出されることにより、その位相を示すセレ
クト信号が出力される。そして、セレクト手段６０′に
よって複数のサンプリングデータＤ0 〜ＤN の中からセ
レクト信号が示す位相に対応するサンプリングデータが
選択され、この選択されたサンプリングデータが同期デ
ータとして出力される。
【００２４】つまり、非同期データＤの１ビット幅を示
す２箇所の変化点を検出し、その変化点間の略中間の位
相を検出し、その位相でシステムクロックが非同期デー
タＤをトリガして得られたサンプリングデータを同期デ
ータとして出力するようにしたので、非同期データＤを
システムクロックにビット同期させることができる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の非同期データのクロック乗
換回路に必要な非同期データを説明するための図であ
る。図５は本発明の第１実施例による非同期データのク
ロック乗換回路のブロック構成図である。
【００２６】本発明のクロック乗換回路は、例えば図３
に示す光加入者装置２００に用いられる。この光加入者
装置２００は、電話局内２０１の交換機２０２に接続さ
れるＯＬＴ(Optical Line Termination)２０３と、加入
者側のキャビネット内２０４に設置される複数のＯＮＵ
(Optical Network Unit)２０５とを光スターカプラ２０
７で分岐される光ファイバ２０８で接続して構成される
ものである。また、ＯＮＵ２０５の各々には加入者宅２
０９の多数の電話機２１０が接続されている。クロック
乗換回路は、符号２１１で示すようにＯＬＴ２０３の受
信部に用いられ、加入者側から非同期で送られてくるデ
ータを電話局内２０１のシステムクロックに同期させる
ものである。
【００２７】また、本発明のクロック乗換回路において
必要な非同期データは、図２に示すように、「０」から
「１」、そして「１」から「０」、又はその逆に変化
し、この変化点が２箇所以上存在するデータＤである。
但し、データＤの伝送方向は矢印Ｙ１の方向であるとす
る。このようなデータは例えば伝送データにおける情報
部分の先頭に付けられるプリアンブルの部分に存在す
る。
【００２８】図５に示す第１実施例のクロック乗換回路
は、そのようなデータＤからサンプリングにより連続し
た２箇所の変化点を検出し、所定の演算により２箇所の
変化点の中間部分を、システムクロック信号がトリガで
きるようにするものである。
【００２９】図５において、１０′はサンプリング入力
部、２０′はラッチ部、３０′は変化点検出部、４０′
は変化点出力部、５０′はセレクト信号作成部、６０′
はセレクト部、７０′はラッチタイミング生成部であ
る。セレクト信号作成部５０′は、減算部５１′と、１
ビット加算部５２′と、加算部５３′とから構成されて
いる。但し、各部は、その全てが図示せぬシステムクロ
ック信号に同期しているものとする。
【００３０】サンプリング入力部１０′は、従属接続さ
れた複数のバッファ１０0 ，１０1，１０2 ，…，１０
N-1 ，１０N を有して構成されており、図示せぬ他装置
から例えば光ファイバにより伝送されてくる非同期デー
タＤを、各バッファ１０0 〜１０N 毎に一定間隔で遅延
させ、ラッチ部２０′及びセレクト部６０′へ出力す
る。
【００３１】このようにデータＤをサンプリングするこ
とによってサンプリング入力データ（以下サンプリング
データという）Ｄ0 ，Ｄ1 ，Ｄ2 ，…，ＤN-1 ，ＤN が
得られる。また、サンプリング入力に関しては図１６を
参照して従来例で説明したので、ここでは省略する。
【００３２】ラッチ部２０′は、各バッファ１０0 〜１
０N の出力端にそのデータ入力端が接続され、バッファ
１０0 〜１０N 数に対応するビット数のフリップフロッ
プ（ＦＦ）２０を有して構成されいる。フリップフロッ
プ２０は、ラッチタイミング生成部７０から出力される
ラッチ信号ＥＮ１が「Ｈ」レベルの時に、システムクロ
ック信号の立ち上がりエッジでサンプリングデータＤ0
〜ＤN をトリガして保持する。
【００３３】ここで、ラッチ信号ＥＮ１の生成タイミン
グの一例を図４を参照して説明する。図４は図３に示す
ＯＬＴ２０３の内部の構成を示すブロック図である。Ｏ
ＬＴ２０３は、送信部２１２、受信部２１３、ＭＰＵ２
１４を有しており、受信部にクロック乗換回路２１１が
設けられている。送信部２１２と受信部２１３とは互い
にシステムクロック信号ＣＫにより同期して作動してお
り、送信部は、図３に示す交換機２０２から送られてく
る通話データＤ１００を、電気Ｅ／光Ｏ及び光Ｏ／電気
Ｅ変換を行う光モジュールを介して光ファイバ２０８で
加入者側へ送信するための処理を行う。この処理による
送信データ１０１中の送信フレームに対して加入者側か
ら送られてくる非同期データＤ１０２中の受信フレーム
の位置は予め決まっている。これはＭＰＵ２１４でその
位置を特定する情報が作成されることによる。
【００３４】送信部２１２の送信データＤ１０１の送信
時に受信部２１３へバースト基準信号Ｄ１０３が送出さ
れ、受信部２１３はそのバースト基準信号Ｄ１０３を受
信した時点で、ＭＰＵ２１４の受信フレーム位置情報を
用いて、非同期データＤ１０２が受信されるタイミング
を把握し、そのタイミングでラッチ信号ＥＮ１を出力す
る。
【００３５】このようなラッチ信号ＥＮ１がフリップフ
ロップ２０に供給される。即ちフリップフロップ２０
に、図６に示す「Ｈ」レベルのラッチ信号ＥＮ１が供給
されている間にシステムクロック信号ＣＫの立ち上がり
エッジが供給されることによって、サンプリングデータ
Ｄ0 〜ＤN がトリガされて保持される。ここで、サンプ
リングデータＤ0 〜ＤN は、図７に示すようにデータＤ
の「１」の区間に対応する部分Ｄ0 〜Ｄn と、「０」の
区間に対応する部分Ｄn+1 〜Ｄn+x と、「１」の区間に
対応する部分Ｄn+x+1 〜ＤN であるとする。この場合、
フリップフロップ２０には、図６に示すように、Ｄ0 〜
Ｄn の「１」、Ｄn+1 〜Ｄn+x の「０」、Ｄn+x+1 〜Ｄ
N の「１」が、１ビット目の記憶領域から順に保持され
ることになる。
【００３６】図５に示す変化点検出部３０′は、フリッ
プフロップ２０の上下２ビットの出力端から出力される
データの排他的論理和を取り、このデータＤＥ0 ，ＤＥ
1 ，ＤＥ2 ，…，ＤＥN-2 ，ＤＥN-1 を変化点出力部４
０′へ出力するイクスクルーシブオア回路３０を有して
構成されている。ここで、フリップフロップ２０から出
力されるサンプリングデータＤ0 〜ＤN の上下のビット
が、図７に示すＤn の「１」とＤn+1 の「０」又は、Ｄ
n+x の「０」とＤn+x+1 の「１」のように異なる数値で
あれば、その２つの数値の排他的論理和結果は「１」と
なる。この「１」が非同期データＤの変化点となるの
で、イクスクルーシブオア回路３０で２箇所以上の変化
点が変化点の場所を直接示すものとして出力されること
になる。
【００３７】変化点出力部４０′は、前記した２箇所の
変化点を一方向から順に検出するものであり、イクスク
ルーシブオア回路３０の出力データＤＥ0 〜ＤＥ
N-1 を、ＭＳＢ(Most Significant Bit)のＤＥN-1 から
ＬＳＢ(Least Significant Bit) のＤＥ0 方向に順にエ
ンコードして減算部５１′へ出力するプライオリィティ
エンコーダ４０を有して構成されている。このようなエ
ンコーダ４０を用いることによって変化点が３箇所以上
あってもそれを検出することが可能となる。
【００３８】このプライオリィティエンコーダ４０の内
部構成を図８に示し、その説明を行う。図８において、
４２はプライオリィティエンコーダであり、イクスクル
ーシブオア回路３０の出力データＤＥ0 〜ＤＥN-1 をＭ
ＳＢからＬＳＢ方向に順にエンコードすることによっ
て、ＭＳＢ側の変化点を検出して出力する。ＭＳＢ側の
変化点とは、図７に示すＤn+x の「０」とＤn+x+1 の
「１」の変化部分である。そのＭＳＢ側の変化点データ
を「ｎ＋ｘ」とする。また、その変化点データ「ｎ＋
ｘ」を出力するエンコーダ４２の出力データのビット数
ｐは、サンプリングデータＤ0 〜ＤN に対応するビット
数Ｎよりも多くしてある。これを図５に（２p ＞Ｎ）と
して表現した。
【００３９】４３はデコーダであり、変化点データ「ｎ
＋ｘ」をデコードして出力する。「ｎ＋ｘ」のビットの
みが「Ｈ」となる。その出力データのビット数は、デー
タＤＥ0 〜ＤＥN-1 のビット数と等しい。
【００４０】４４はアンド回路であり、デコーダ４３に
よりデコードされたデータは「ｎ＋ｘ」のビット、即ち
ＤＥn+x に対応するビットのみが「Ｈ」となり、他のビ
ットは「Ｌ」となっているので、その負論理とデータＤ
Ｅ0 〜ＤＥN-1 の論理積を取ることによって、変化点デ
ータ「ｎ＋ｘ」に等しいデータのみをマスクして出力す
る。
【００４１】つまり、データＤＥ0 〜ＤＥN-1 の中でＤ
Ｅn+x がマスクされているのでＬＳＢ側の変化点データ
が検出可能となる。ＬＳＢ側の変化点とは、図７に示す
Ｄnの「１」とＤn+1 の「０」の変化部分であり、その
変化点が後段のプライオリィティエンコーダ４１で検出
されることになる。ＬＳＢ側の変化点データを「ｎ」と
する。
【００４２】図５に示す減算部５１′は、減算器５１か
ら成る。この減算器５１は、ＭＳＢ側の変化点データ
「ｎ＋ｘ」からＬＳＢ側の変化点データ「ｎ」を減算し
て、各変化点間のサンプリング数を求めて出力する。そ
の変化点間のサンプリング数をＸとし、図７に示す。
【００４３】１ビット加算部５２′は、加算器５２から
成る。この加算器５２は、減算器５１から出力される変
化点間のサンプリング数データＸのＬＳＢのデータを切
り捨てて、全体ＬＳＢ側にシフトし、このシフトにより
定まるデータに切り捨てたデータを加算して出力するも
のである。この演算は、図７に示す変化点間のサンプリ
ング数Ｘを２で除算し、この除算結果が例えば「７．
５」等の整数以外である場合に、小数点以下を切上げ
「８」とするものである。この演算によって、変化点間
のサンプリング数Ｘの約半分の値が求まる。この求めら
れた値を「ｍ」とし、サンプリング中間値と呼ぶことに
する。必然的に、ｍは、関係式のｍ−１≦Ｘ／２＜ｍを
満たすものとなる。
【００４４】この条件を、図７を参照して説明する。図
７に示すＴ0 はデータＤの１ビット若しくはデータ変化
の最小単位、ＴS はデータＤを安全にトリガできる領
域、Ｔ CL及びＴCRはデータのジッタやパルス幅変動によ
るデータ変化点の変動領域（含む不定領域）の最大幅、
ｔCL及びｔCRはデータのジッタやパルス幅変動によるデ
ータ変化点の変動領域（含む不定領域）の実際値であ
る。ｔCL内のサンプリング数をａとする。また、仮にｔ
CL内のサンプリング数とｔCR内のサンプリング数との差
をθとすれば、以下のような条件のときにＴS 内のサン
プリングデータを得ることができる。
【００４５】θ＜ｂかつｍ−１≦Ｘ／２＜ｍであるとす
る。但し、数値は全て整数であるとする。この場合、θ
の条件から、ａ＋ｂ＋（ａ−θ）≦Ｘ≦ａ＋ｂ＋（ａ＋
θ）、これを整理すると２ａ＋ｂ−θ≦Ｘ≦２ａ＋ｂ＋
θの式が得られる。
【００４６】この式及び先の条件θ＜ｂかつｍ−１≦
Ｘ／２＜ｍより、ｍ＜（Ｘ／２）＋１≦（（２ａ＋ｂ−
θ）／２）＋１＜（（２ａ＋２ｂ＋θ）／２）＋１＝
（ａ＋ｂ）＋１が得られ、ｍは整数なので、ｍ≦ａ＋ｂ
の式が得られる。
【００４７】また、ｍ≧ｘ／２≧（２ａ＋ｂ−θ）／
２）＞２ａ／２＝ａが得られ、ｍは整数なので、ｍ≦ａ
＋１の式が得られる。式及びから、ａ＋１≦ｍ≦
ａ＋ｂが得られる。即ち、サンプリング中間値「ｍ」
は、図５のｂ箇所の領域となる。
【００４８】図５に示す加算部５３′は、加算器５３か
ら成る。この加算器５３は、プライオリィティエンコー
ダ４０から出力されるＬＳＢ側の変化点データ「ｎ」に
加算器５２から出力されるサンプリング中間値「ｍ」を
加算することによって、図７にｂで示す変化点間の中間
箇所を求めて出力する。その中間箇所ｂが非同期データ
Ｄをシステムクロック信号ＣＫが安定的にトリガできる
箇所となる。加算器５３から出力されるデータは後段の
セレクト部６０′におけるセレクタ６０のセレクト信号
ｎ＋ｍとなる。
【００４９】また、そのセレクト信号ｎ＋ｍを得るセレ
クト信号作成部５０′においては、図６にｄで示すデー
タ遅延が存在する。その遅延時間ｄがクロック信号ＣＫ
の１周期よりも長い場合は、ラッチ信号ＥＮ１の発生タ
イミングを考慮する。これは、非同期データＤのサンプ
リングを２回以上行う場合に、ラッチ信号ＥＮ１の発生
タイミングが遅延時間ｄよりも短いと、一回目のサンプ
リングによる同期処理が終了しないうちに次のサンプリ
ングを行ってしまうことになり、適正な同期処理が行わ
れなくなるからである。このようなことが生じないよう
にラッチ信号ＥＮ１の発生タイミングを定めれは、複数
回の同期処理を行って、より適正なビット同期を実行す
ることができる。
【００５０】セレクタ６０は、セレクタ信号ｎ＋ｍに応
じてサンプリングデータＤn+m を選択して出力する。即
ち、そのサンプリングデータＤn+m が、非同期データＤ
をシステムクロック信号ＣＫで安定的にトリガした同期
データとなる。
【００５１】以上説明した第１実施例の非同期データの
クロック乗換回路によれば、非同期データに連続する２
箇所以上の変化点が存在すれば、異なるパターンの非同
期データのビット同期処理を回路を殆ど変更すること無
しに同一回路で行うことができ、その処理時間短くする
ことができると共に回路の小規模化を図ることができ
る。
【００５２】次に、第２実施例による非同期データのク
ロック乗換回路を図９を参照して説明する。但し、この
図９においては、図５に示した第１実施例回路と同様な
部分が省いてあり、その特徴要素のみが示してある。ま
た図９において図５と同様な部分には同一符号を付し、
その説明を省略する。
【００５３】図９に示す変化点出力部４０′は、その基
本的構成は図８に示した構成と同様であるが、異なる点
は図８に示したプライオリィティエンコーダ４１及び４
２を、変化点が検出できなかった場合にエラー信号ＥＲ
１及びＥＲ２を出力するプライオリィティエンコーダ４
１′及び４２′に置き換えて構成してある。エラー信号
ＥＲ１，ＥＲ２は、通常「Ｌ」レベルであるが変化点が
検出できなかった場合に「Ｈ」レベルとなる。
【００５４】また、エラー出力部８０は、新たに追加さ
れたものであり、任意に設定されるエラー条件信号Ｓ１
０に、減算器５１から出力される変化点間のサンプリン
グ数を示すデータＸが適合しない場合に、エラー信号Ｅ
Ｒ３を出力するエラー検出部８１と、各エラー信号ＥＲ
１，ＥＲ２，ＥＲ３の論理和を取って、エラー信号ＥＲ
として出力する。
【００５５】エラー条件信号Ｓ１０は次のように設定さ
れる。非同期データＤの１ビットの幅がシステムクロッ
ク信号ＣＫのトリガできる適正な幅であればよいが何ら
かの原因によって、それ以外の幅となった場合は、適正
なトリガ箇所を見つけ出すことができない。そこで、そ
の幅をサンプリング数で規制する。例えばサンプリング
数の「５」〜「１０」が設定される。
【００５６】ここで、減算器５１から出力される変化点
間のサンプリング数を示すデータＸが、エラー条件信号
Ｓ１０で規制された「５」〜「１０」の範囲であれば、
エラー信号ＥＲ３は「Ｌ」レベルであるが、その範囲以
外であれば「Ｈ」レベルとなるようになっている。
【００５７】このような構成の第２実施例によれば、第
１実施例同様の効果を得ることができると共に、変化点
が検出できなかった場合、或いは何らかの原因によって
非同期データＤのビット幅が適正でなくなった場合に、
それを検出することが可能となる。
【００５８】次に、第３実施例による非同期データのク
ロック乗換回路を図１０を参照して説明する。図１０に
おいて、１１０は遅延部、１２０はラッチ部、１３０は
変化点検出部、１４０はＲＯＭによるセレクト信号作成
部、１５０はセレクタである。
【００５９】遅延部１１０は、非同期データＤを複数の
バッファＤＬ１〜ＤＬ７で一定間隔で多段階に遅延さ
せ、この遅延データをφ１〜φ７をラッチ部１２０へ出
力する。またラッチ部１２０へは、非同期データＤ（φ
０）も出力される。以降、φ０も遅延データと呼ぶこと
にし、それらデータφ０〜φ７を図１１に示す。
【００６０】ラッチ部１２０は、遅延データφ０〜φ７
をラッチする８ビットのフリップフロップから成り、図
１１に示すようにラッチ信号ＥＮ２が「Ｈ」レベルの時
にシステムクロック信号ＣＫの立ち下がりエッジで、遅
延データφ０〜φ７をラッチして出力する。図１１に、
例えば時刻ｔ１においてラッチされ、各ビットのフリッ
プフロップの出力端ＦＦ−Ｑ０〜ＦＦ−Ｑ１から出力さ
れたデータを示す。
【００６１】変化点検出部１３０は、ラッチ部１２０か
ら出力されるデータφ０〜φ７の前後ビットの排他的論
理和を取って、非同期データＤの変化点を検出するイク
スクルーシブオア回路ＥＸ−ＯＲ１〜ＥＸ−ＯＲ７から
成る。図１１に、各イクスクルーシブオア回路ＥＸ−Ｏ
Ｒ１〜ＥＸ−ＯＲ７の出力データを示す。
【００６２】ＲＯＭ１４０は、変化点検出部１３０で検
出された変化点を示すデータをアドレスとし、このアド
レスの記憶領域に予め記憶されたテーブル情報を出力す
る。テーブル情報は、クロック信号ＣＫでその中心部分
がトリガされる遅延データφ０〜φ７を選択するための
ものである。例えば、図１１に示すように、ＥＸ−ＯＲ
１〜ＥＸ−ＯＲ７の出力データが「０１０００１０」で
あれば、そのアドレスの記憶領域に「１００」（但し図
１１には１６進数表現で「４H 」としてある）のテーブ
ル情報が記憶されている。つまり、ＲＯＭ１４０には、
ＥＸ−ＯＲ１〜ＥＸ−ＯＲ７の出力データの組み合わせ
により得られる数値に対応させて、クロック信号ＣＫが
その中心位相をトリガする遅延データφ０〜φ７を選択
する数値がテーブル情報として記憶されている。
【００６３】そのテーブル情報が、セレクタ１５０へ出
力されることによってセレクタ１５０は遅延データφ４
を選択し、同期データとして出力する。このような第３
実施例においては、異なるパターンの非同期データのビ
ット同期処理を行う場合は、他のＲＯＭに交換すればよ
く、またＲＯＭ１４０のテーブル情報を比較的容易に設
定することができる。つまり、異なるパターンの非同期
データのビット同期処理を回路を殆ど変更すること無し
に同一回路で行うことができ、その処理時間短くするこ
とができると共に回路の小規模化を図ることができる。
【００６４】ところで、上述した第１及び第２実施例に
おけるサンプリング入力部１０′においては、後段で処
理されるサンプリングデータＤ0 〜ＤN のＬＳＢのデー
タＤ 0 を出力するバッファ１０0 に非同期データＤが入
力されるように構成されていた。しかし、それを図１２
に示すように逆のバッファ１０N に非同期データＤが入
力されるようにしてもよい。このようにした場合、サン
プリングデータＤ0 〜ＤN が後段に出力されるデータの
流れは、図２に矢印Ｙ１で示す方向と逆方向になる。サ
ンプリング入力部１０′においては、非同期データＤを
上下どちらのバッファ１０0 又は１０N から非同期デー
タＤを入力しても、後段においてはバッファ１０N から
出力されるサンプリングデータＤN をＭＳＢとしてビッ
ト位相同期処理を行うので、位相選択優先度は変わらな
い。
【００６５】そこで、図１２に示すようにバッファ１０
N に非同期データＤが入力されるようにした場合、位相
選択優先度が高い順にバッファを経由せずディレーが少
なくなるので、ビット位相同期処理の信頼性が向上する
といったメリットがある。
【００６６】このようにディレーを少なくしてビット位
相同期処理の信頼性を向上させる方法としては、その
他、図１３に示すように、ラッチ部２０′のフリップフ
ロップを符号２０0 〜２０i 及び２１0 〜２１i で示す
ように２段構成とする方法もある。
【００６７】この構成では、ラッチタイミング生成部７
１から異なるタイミングのラッチ信号ＥＮ３，ＥＮ４を
出力するようにする。異なるタイミングとは図１４に示
すように、一方のラッチ信号ＥＮ３が「Ｈ」レベルから
「Ｌ」レベルとなった直後に他方のラッチ信号ＥＮ４が
「Ｈ」レベルとなるようにする。
【００６８】このように構成した場合、第１及び第２実
施例で説明したサンプリングデータＤ0 〜ＤN の数がそ
の半分のＤ0 〜Ｄ(N-1)/2 で済むので、サンプリング入
力部１０′のバッファが半分の数で済み、その分、ディ
レーが少なくなり、ビット位相同期処理の信頼性が向上
することになる。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
異なるパターンの非同期データのビット同期処理を回路
を殆ど変更すること無しに同一回路で行うことができる
効果があり、また、その処理時間短くすることができる
と共に回路の小規模化を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の非同期データのクロック乗換回路に入
力される非同期データの説明図である。
【図３】本発明の非同期データのクロック乗換回路に適
用される光加入者装置の説明図である。
【図４】図３に示すＯＬＴ内部のブロック構成図であ
る。
【図５】本発明の第１実施例による非同期データのクロ
ック乗換回路のブロック構成図である。
【図６】図５に示す第１実施例による非同期データのク
ロック乗換回路の動作を説明するためのタイミングチャ
ートである。
【図７】非同期データの変化点及びトリガ箇所等の説明
図である。
【図８】図５に示すプライオリィティエンコーダの内部
構成を示すブロック構成図である。
【図９】本発明の第２実施例による非同期データのクロ
ック乗換回路のブロック構成図である。
【図１０】本発明の第３実施例による非同期データのク
ロック乗換回路のブロック構成図である。
【図１１】図１０に示す第２実施例による非同期データ
のクロック乗換回路の動作を説明するためのタイミング
チャートである。
【図１２】図５及び図９に示すサンプリング入力部にお
ける非同期データの他の入力経路を説明するための図で
ある。
【図１３】図５及び図９に示すラッチ部の他の構成を説
明するための図である。
【図１４】図１３の動作を説明するための図である。
【図１５】従来例による非同期データのクロック乗換回
路のブロック構成図である。
【図１６】サンプリング入力を説明するための図であ
る。
【符号の説明】
１０′ サンプリング入力手段 ２０′ ラッチ手段 ３０′ 変化点検出手段 ４０′ 変化点出力手段 ５０′ セレクト信号作成手段 ６０′ セレクト手段 ７０ タイミング生成手段 Ｄ 非同期データ Ｄ0 〜ＤN サンプリングデータ Ｄn+m 同期データ
フロントページの続き (72)発明者 平山 誠一郎 宮城県仙台市青葉区一番町１丁目２番25 号 富士通東北ディジタル・テクノロジ 株式会社内 (72)発明者 桜井 宏哉 宮城県仙台市青葉区一番町１丁目２番25 号 富士通東北ディジタル・テクノロジ 株式会社内 (56)参考文献 特開 平３−255743（ＪＰ，Ａ) 特開 平３−117129（ＪＰ，Ａ) 特開 平４−79632（ＪＰ，Ａ) 特開 平４−347931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 7/04 H04L 25/08

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 他装置から伝送されてきた非同期データ
    を自装置のシステムクロックでトリガして同期させる非
    同期データのクロック乗換回路において、 前記非同期データを一定間隔で遅延させ、この遅延した
    複数のサンプリングデータを出力するサンプリング入力
    手段と、 ラッチ信号を定められたタイミングで出力するタイミン
    グ生成手段と、 該サンプリング入力手段及び該タイミング生成手段に作
    動的に接続され、該ラッチ信号が供給されている間に該
    複数のサンプリングデータを前記システムクロックでト
    リガして保持するラッチ手段と、 該ラッチ手段に作動的に接続され、該ラッチ手段に保持
    された複数のサンプリグデータの変化点を２箇所以上検
    出して出力する変化点検出手段と、 該変化点検出手段に作動的に接続され、該変化点検出手
    段で検出された２つ以上の変化点を一方向から順に検出
    して連続する２つの変化点を出力する変化点出力手段
    と、 該変化点出力手段に作動的に接続され、該変化点出力手
    段から出力される２つの変化点間の概略中間のサンプリ
    ングデータの位相を検出し、この検出された位相を示す
    セレクト信号を出力するセレクト信号作成手段と、 該サンプリング入力手段及び該セレクト信号作成手段に
    作動的に接続され、該複数のサンプリングデータの中か
    ら該セレクト信号が示す位相に対応するサンプリングデ
    ータを選択し、この選択されたサンプリングデータを同
    期データとして出力するセレクト手段とを具備し、 前記変化点出力手段を、前記変化点検出手段に作動的に
    接続され、前記変化点検出手段で検出された２つ以上の
    変化点を、前記複数のサンプリングデータの最上位ビッ
    トから最下位ビット方向にエンコードすることによって
    該最上位ビット側の変化点を検出する第１エンコーダ
    と、該第１エンコーダに作動的に接続され、該第１エン
    コーダで検出された該最上位ビット側の変化点をデコー
    ドするデコーダと、該デコーダ及び該変化点出力手段に
    作動的に接続され、該変化点検出手段で検出された２つ
    以上の変化点と該デコーダによりデコードされた該最上
    位ビ ット側の変化点との論理積を取ることにより該第１
    エンコーダで検出された変化点をマスクする論理積手段
    と、該論理積手段に作動的に接続され、該論理積手段か
    ら出力される該第１エンコーダで検出された変化点を除
    く変化点を、該最上位ビットから該最下位ビット方向に
    エンコードすることによって検出する第２エンコーダと
    から構成した ことを特徴とする非同期データのクロック
    乗換回路。
  2. 【請求項２】 前記第１エンコーダは、前記最上位ビッ
    ト側の変化点が検出されなかった場合に第１エラー信号
    を出力し、前記第２エンコーダは前記最下位ビット側の
    変化点が検出されなかった場合に第２エラー信号を出力
    し、前記セレクト信号作成手段が２つの変化点間の概略
    中間のサンプリングデータの位相を検出する際に求めら
    れる変化点間のサンプリングデータ数が、前記システム
    クロックが適正にトリガできる前記非同期データの１ビ
    ット幅に対応する数値以外である場合に第３エラー信号
    を出力し、該第１〜第３エラー信号の何れかを出力する
    エラー出力手段を設けたことを特徴とする請求項１記載
    の非同期データのクロック乗換回路。
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