JP4652261B2 - パラレル変換回路 - Google Patents

Description

本発明は、データ伝送における受信装置に関し、特にシリアル受信データをパラレルデータ信号に変換し出力するパラレル変換回路に関する。

高速シリアル転送を行うＬＳＩの受信回路では、受信したシリアルデータ（以降シリアル受信データと称する）をパラレルデータに変換し出力するパラレル変換回路が設けられる。たとえば、連続するＮ（Ｎは２以上の自然数）ビットごとに１つのシンボルが構成されるようなシリア受信データが受信される場合、従来のパラレル変換回路では、シリアル受信データを受信してから１シンボル単位に再構成されたパラレルデータを出力するまでのパラレル変換処理遅延時間（以下、パラレル変換処理遅延時間と称す）に、Ｎビット分の不確定な遅延時間が存在している。

これは、パラレル変換回路において、シリアル受信データを受信してシンボル単位にパラレルデータを再構成するタイミングと、再構成されたパラレルデータをＬＳＩ内部に出力するタイミングとの間の位相差が、シリアル受信データを受け取るタイミングによって変動するために生じる。

このため、上述のようなパラレル変換回路を備える高速シリアルインターフェースによって接続されたシステムにおいて、この不確定な遅延時間を設計スペックとして、システム側で許容している。

近年、高精度時間管理を行うＩＥＥＥ１５８８準拠アプリケーションや、送信時間割り当てを高効率に行うＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）システムアプリケーションのように、ネットワーク自体のリアルタイム性への要求が高まっている。このようなリアルタイム性の要求が高いアプリケーションを利用するシステムにおいては、システム間の通信に要する遅延時間を測定し、その測定結果に基づいて送信時間割り当て等が行われている。

なお、特開２００５−２９５１１７には、１シンボルが１０ビットであるシリアル受信データの受信し、コンマコード（同期パタン情報）で同期をとってパラレルデータ化する場合に、コンマコード（同期パタン情報）のビットずれが生じた場合にリカバリークロックそのものの周期調整を行ってパラレル変換処理遅延時間の変動を抑えうる技術が開示されている。
特開２００５−２９５１１７号公報

従来のパラレル変換回路においては、シリアルデータをパラレルデータに変換し出力するのみであり、シリアル受信データを受け取るタイミングによって変動する、シリアル受信データを受信してシンボル単位にパラレルデータを再構成するタイミングと、再構成されたパラレルデータをＬＳＩ内部に出力するタイミングとの間の位相差を遅延時間情報として出力することはなかった。このため、ＩＥＥＥ１５８８準拠アプリケーションや、ＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）システムアプリケーションのようにリアルタイム性の要求が高いアプリケーションを利用するシステムにおいて行われる、システム間の通信に要する遅延時間の測定では、上述の不確定な遅延時間以上の測定精度を得る事ができない。

本発明のパラレル変換回路は、連続するＮ（Ｎは２以上の自然数）ビットごとに１つのシンボルが構成されるシリアルデータを前記シリアルデータに同期した第１のクロック信号で取り込むＮビットシフトレジスタと、前記シリアルデータを構成するシンボルの先頭のビットが入力されるタイミングに同期した同期パタンタイミング信号に基づいて、前記Ｎビットシフトレジスタに取り込まれたシンボルを同期が取れた同期パラレル信号に変換する同期レジスタ回路と、を備え、前記同期パラレル信号を第２のクロック信号でリタイミングしパラレルデータとして出力するパラレル変換回路であって、前記同期パタンタイミング信号と前記第２のクロック信号との位相差である遅延時間情報を出力することを特徴とする。

本発明のパラレル変換回路は、さらにまた、前記同期パタンタイミング信号により初期化されかつ前記第１のクロック信号のパルスを受けるごとに１からＮまでを繰り返しカウントするカウンタと、前記カウンタの出力を前記第２のクロック信号でリタイミングし前記遅延時間情報として出力するフリップフロップとからなる位相比較部を有することを特徴とする。

本願発明のパラレル変換回路は、シリアル受信データを受信してシンボル単位にパラレルデータを再構成するタイミングと、再構成されたパラレルデータをＬＳＩ内部に出力するタイミングとの間の位相差を、遅延時間情報としてパラレルデータとともに出力することができる。

本発明の実施の形態について図面を参照して詳細に説明する。図１に本発明のパラレル変換回路を示す。

本発明のパラレル変換回路は、１／Ｎカウンタ２とＮパラレル変換部１から構成される。

１／Ｎカウンタ２は、シリアルクロック信号４（第１のクロック）を入力し、シリアルクロック信号４を１／Ｎ（Ｎは２以上の自然数）に分周した１／Ｎクロック信号７（第２のクロック）を出力する分周回路である。

Ｎパラレル変換部１は、シリアル受信データ３と、シリアルクロック信号４と、１／Ｎカウンタ２が作成した１／Ｎクロック信号７とを入力し、シリアル受信データ３の同期パタン情報に従い先頭ビットが揃ったＮビットパラレルデータ信号５と、パラレル変換処理の論理遅延時間である遅延時間情報６を出力する構成である。

なお、シリアルクロック信号４は、シリアル受信データ３と同期しかつシリアル受信データの１ビットのデータ間隔を周期とするクロックである。このようなクロックはたとえば受信信号からＣＤＲ（クロックデータリカバリー回路）等を用いて受信側で作成される。

Ｎパラレル変換部１は、１：Ｎ変換部１０１と、データ同期部１０２と、レジスタ１０３とで構成される。Ｎパラレル変換部１が受けたシリアル受信データ３およびシリアルクロック信号４はともに、１：Ｎ変換部１０１と、データ同期部１０２に送られる。また、Ｎパラレル変換部１が受けた１／Ｎクロック信号７はデータ同期部１０２とレジスタ１０３に送られる。

１：Ｎ変換部１０１は、後述するように、シリアル受信データ３と、シリアルクロック信号４と、同期パタンタイミング信号１０４を受け、同期パタンタイミング信号１０４に従いシリアル受信データ３をＮビットにパラレル変換した同期パラレル信号１０５を出力する。

レジスタ１０３は、Ｎビットの同期パラレル信号１０５を受け、１／Ｎクロック信号７でリタイミングしたＮビットパラレルデータ信号５を出力するレジスタである。

データ同期部１０２は、シリアル受信データ３と、シリアルクロック信号４と、１／Ｎクロック信号７を受け、シリアル受信データ３に挿入されている同期パタン情報を検出し、この検出位置を示す同期パタンタイミング信号１０４を出力するとともに、この同期パタンタイミング信号１０４と１／Ｎクロック信号７との遅延差を検出し、これを遅延時間情報６として出力する。データ同期部１０２は、フレーム検出部３０１と、１／Ｎ同期タイミング生成部３０２と、位相比較部３０３とで構成される。

フレーム検出部３０１は、後述するように、データ同期部１０２が受けたシリアル受信データ３をシリアルクロック信号４に同期して受け取り、受け取ったシリアル受信データ３から同期パタン情報を検出した際に同期検出信号３０４を１／Ｎ同期タイミング生成部３０２に出力する。

１／Ｎ同期タイミング生成部３０２は、シリアルクロック信号４と、フレーム検出部３０１から同期検出信号３０４を受け、同期検出信号３０４に同期しシリアルクロック信号４をＮ分周した同期パタンタイミング信号１０４を生成し位相比較部３０３と１：Ｎ変換部に出力する。つまり、同期パタンタイミング信号はシリアルデータを構成するシンボルの先頭のビットが入力されるタイミングに同期した信号である。なお、たとえば、１／Ｎ同期タイミング生成部３０２は、同期検出信号３０４によりリセットされる１／Ｎカウンタとして構成される。

位相比較部３０３は、後述するように、シリアルクロック信号４と、１／Ｎカウンタが生成した１／Ｎクロック信号７と、１／Ｎ同期タイミング生成部３０２が生成した同期パタンタイミング信号１０４とを受け、１／Ｎクロック信号７と同期パタンタイミング信号１０４の遅延差をシリアルクロック信号４にて検出した遅延時間情報６として出力する。

図２は１：Ｎ変換部１０１をより詳細に示した図面である。１：Ｎ変換部１０１は、Ｎビットシフトレジスタ２０１と、同期レジスタ回路２０２とから構成される。

Ｎビットシフトレジスタ２０１はシリアルクロック信号４によって動作するＮ個のレジスタ２０１−１、２０１−２、・・・、２０１−Ｎから構成される。レジスタ２０１−１にはシリアル受信データ３が入力され、その出力はレジスタ２０１−２に入力される。またレジスタ２０１−２の出力はレジスタ２０１−３に入力される。以下このようにＮ個のレジスタがシリアルクロック信号４に同期してシフト動作するシフトレジスタを構成する。またＮ個のレジスタ２０１−１、２０１−２、・・・、２０１−Ｎおのおのは、それぞれシフト信号２０３−１、２０３−２、・・・、２０３−Ｎを出力する。したがって、Ｎビットシフトレジスタ２０１は、シリアル受信データ３を入力し、シリアルクロック信号４に同期して、Ｎビットのシフト信号２０３−１、２０３−２、・・・、２０３−Ｎを出力する動作を行う。

また、同期レジスタ回路２０２は、同期パタンタイミング信号１０４で動作するＮ個のレジスタ２０２−１、２０２−２、・・・、２０２−Ｎから構成される。ここで、同期パタンタイミング信号１０４は、後述のように、シリアルクロック信号４をシリアル受信データ３の同期パタンのタイミングで初期化しＮ分周した信号である。同期レジスタ回路２０２は、Ｎビットシフトレジスタ２０１が出力するＮビットのシフト信号２０３−１、２０３−２、・・・、２０３−Ｎを、同期パタンタイミング信号１０４でリタイミングし、Ｎビットの同期パラレル信号１０５−１、１０５−２、・・・、１０５−Ｎとして出力する。

図３はフレーム検出部３０１をより詳細に示した図面である。フレームパターンの検出タイミングから、受信されたシリアル受信データ内のシンボルの先頭ビットのタイミング位置が認識できる。フレーム検出部３０１は、シフトレジスタ４０１と、フレームパターン部４０２と、ＥＸ−ＮＯＲ論理回路４０３とで構成される。なお、図３は、シリアル受信データ中に挿入されている同期パタンが連続する８ビットで構成されている場合の実施形態である。この場合のフレーム検出部３０１のシフトレジスタ４０１は、８個のレジスタによって構成される。また、フレームパターン部４０２は、８ビットの同期パタン情報４０５を保持するとともにそのデータを出力する。

シフトレジスタ４０１を構成する一番初めのレジスタにシリアル受信データ３が入力され、シリアルクロック信号４に同期して、順次入力されてくるシリアル受信データ３を、シフトレジスタを構成する８個のレジスタにシフトさせながら格納していく。ＥＸ−ＮＯＲ論理回路４０３は、シフトレジスタ４０１を構成する直列に接続された８個のレジスタの出力である８ビットのシフトデータ４０４と、フレームパターン部４０２の出力する８ビットの同期パタン情報４０５とが全て一致したときに論理値"１"を、それ以外のときに論理値"０"を同期検出信号３０４として出力する。

フレーム検出部３０１は受け取ったシリアル受信データ３に、フレームパターン部４０２に格納された同期パタン情報４０５を検出した際に論理値"１"を同期検出信号３０４として１／Ｎ同期タイミング生成部３０２に出力する。

図４は位相比較部３０３をより詳細に示した図面である。位相比較部３０３は、微分回路５０１と、同期パタンカウンタ部５０２と、レジスタ５０３から構成される。

微分回路５０１は、１／Ｎ同期タイミング生成部３０２が生成した同期パタンタイミング信号１０４を、シリアルクロック信号４にて１ビット幅に論理"１"レベルを微分し同期検出位置パルス５０４として出力する。ここでは、同期パタン情報を検出したタイミング情報である同期パタンタイミング信号１０４のＲｉｓｅエッジのみを後段のカウンタに渡すため、シリアルクロック信号４を用いて同期パタンタイミング信号１０４の出力パルス（同期検出位置パルス５０４）をシリアルクロック信号４の１サイクル分に縮める。

具体的な微分回路としては、図４にあるようにフリップフロップとＡＮＤ回路から構成できる。微分回路５０１を構成するフリップフロップはシリアルクロック信号４で同期パタンタイミング信号１０４をサンプリングし、サンプリングしたデータの反転値を出力する。そして、同期パタンタイミング信号１０４とこの反転値とのＡＮＤをとればよい。

同期パタンカウンタ部５０２は、微分回路５０１が生成した同期検出位置パルス５０４により初期化され、シリアルクロック信号４を受けるたびにカウント値をアップするカウンタである。同期検出位置パルス５０４は、同期パタンタイミング信号１０４の間隔で初期化のためのパルスを出力するので、本実施例の場合では同期パタンカウンタ部５０２は１からＮまでを繰り返しカウントする。また、同期パタンカウンタ部５０２はこのカウント値を同期パタンカウント値５０５として出力する。

レジスタ５０３は、この同期パタンカウント値５０５を１／Ｎクロック信号７でリタイミングし遅延時間情報６として出力する。

次に、本発明の動作について、タイムチャートを用いて説明する。

図５は、シリアル受信データ３、シリアルクロック信号４、１／Ｎクロック信号７およびＮビットパラレルデータ５の関係について、１シンボルが８ビットである場合（Ｎ＝８の場合）を示したものである。また、ここでは、本発明のパラレル変換回路は１／Ｎクロック信号７のライズエッジのタイミングで８ビットのパラレルデータを出力するものとする。

パラレル変換回路に、シリアル受信データ３が到着して、８ビットのパラレルデータに変換されて出力されるまでの処理時間は、図５に示したようにシリアル受信データ３の到着タイミングに応じて、８つのケース（ケース１〜８）が存在する。すなわち、図５のケース１のように、１／Ｎクロック信号７のライズエッジのタイミングでシリアル受信データ３が８ビットで構成されるデータの先頭ビットデータが到着する場合（この場合をもっとも到着時間が早い場合と称する）から、ケース８のようにシリアル受信データ３が８ビットで構成されるデータの最後ビットデータが到着する場合（この場合をもっとも到着時間が遅い場合と称する）まで、８つのケースが存在する。

これは、シリアルクロック信号４とシリアル受信データ３の受信回路への到着タイミングとは、上述のとおり同期は取れているものの、８ビットのパラレルデータはシリアルクロック信号４をＮ分周した１／Ｎクロック信号７に同期して出力されるため、シリアル受信データ３の受信回路への到着タイミングにより変換タイミングにずれが生じてしまうからである。すなわち、シリアル受信データの１シンボルの先頭のビットのタイミング（シリアル受信データを受信してシンボル単位にパラレルデータを再構成するタイミング）と、パラレル変換回路が変換されたＮビットパラレルデータを出力するタイミング（再構成されたパラレルデータをＬＳＩ内部に出力するタイミング）を決める１／Ｎクロック信号との位相差が、パラレル変換回路がシリアル受信データを受けるタイミングによって異なるためである。このシリアル受信データ３の受信回路への到着タイミングによる変換タイミングにずれは、シリアルクロック信号４の８サイクル時間分の遅延時間差を有している。

なお、シリアル受信データ３から８ビットのパラレルデータ５への変換の過程は、ケース１の場合、図５および図６でハッチングされた'１'〜'８'の連続する８ビットのデータが、シリアルクロック信号４により、Ｎビットシフトレジスタ２０１に取り込まれ、同期タイミング信号１０４のタイミングで８ビットのパラレルデータとして同期レジスタ回路２０２に取り込まれる。この同期レジスタ回路２０２に取り込まれた８ビットのパラレルデータは、同期パラレルデータ１０５としてレジスタ１０３に出力され、このレジスタ１０３によって、１／Ｎクロック信号に同期した８ビットパラレルデータ５として出力される（図５および図６のハッチングされた８ビットパラレルデータ５）。

到着時間の異なる８つのケースのシリアル受信データ３は、すべて等しい出力時間にてＮビットパラレルデータ５として出力され、この遅延時間の差が、不確定な遅延時間としてＰＯＮシステムや、ＩＥＥＥ１５８８準拠システムに制約を与えている。

図６に、到着時間の異なるケース１からケース８のシリアル受信データ３と、それぞれの８つのケースにおけるＮビットパラレルデータ５と付加される遅延時間情報６の関係を示したタイミングチャートを示す。

ケース１は、もっともシリアル受信データ３の到着時間が早く、Ｎビットパラレルデータ５が出力されるまでの処理時間がもっとも長い場合である。この場合遅延時間情報６は「７」として出力される。同様にケース２は、２番目にシリアル受信データ３の到着時間が早く、Ｎビットパラレルデータ５が出力されるまでの処理時間が２番目に長い場合を示しており、この場合遅延時間情報６は「６」として出力される。このように順次、処理時間に応じ、遅延時間情報６は「５」、「４」、「３」、「２」、「１」が出力され、もっともシリアル受信データ３の到着時間が遅く、Ｎビットパラレルデータ５が出力されるまでの処理時間がもっとも短い場合であるケース８においては、遅延時間情報６に「０」が出力される。この「０」〜「７」の値をもつ遅延時間情報６を パラレル変換処理時にＮビットパラレルデータ５とともに出力する。

本願発明は、上述のように不確定な遅延時間であった、シリアル受信データの１シンボルの先頭のビットのタイミングと、パラレル変換回路が変換されたＮビットパラレルデータを出力するタイミングを決める１／Ｎクロック信号との位相差を、遅延時間情報６として出力することで、後段システムでの高精度遅延時間測定を可能にし、ＰＯＮやＩＥＥＥ１５８８準拠システムでの伝送効率と高遅延時間精度を可能にすることできる。

なお、本願発明の実施例では、第２のクロックは第１のクロックからＮ分周し生成する例を示したが、第２のクロックは第１のクロックから必ずしも生成する必要はない。また第１のクロックと第２のクロックとの周波数比についてもＮ分周にこだわる必要はない。すなわち、パラレル変換回路に、シリアル受信データを受信してシンボル単位にパラレルデータを再構成するタイミングと、再構成されたパラレルデータをＬＳＩ内部に出力するタイミングとの間の位相差を検出し、検出した位相差を遅延時間情報として出力する位相比較部を備えていれば、上述のように不確定な遅延時間の解消が可能となる。

本発明のパラレル変換回路である。 本発明のパラレル変換回路を構成する１：Ｎ変換部の詳細図である。 本発明のパラレル変換回路を構成するフレーム検出部の詳細図である。 本発明のパラレル変換回路を構成する位相比較部の詳細図である。 本発明のパラレル変換回路の動作を説明するタイミングチャートである。 本発明のパラレル変換回路の動作を説明するタイミングチャートである。

符号の説明

１： Ｎパラレル変換部
２： １／Ｎカウンタ
３： シリアル受信データ
４： シリアルクロック信号
５： Ｎビットパラレルデータ信号
６： 遅延時間情報
７： １／Ｎクロック信号
１０１： １：Ｎ変換部
１０２： データ同期部
１０３： レジスタ
１０４： 同期パタンタイミング信号
１０５： 同期パラレル信号
２０１： Ｎ ビットシフトレジスタ
２０２： Ｎ個の同期レジスタ回路
２０３： Ｎビットのシフト信号
３０１： フレーム検出部
３０２： １／Ｎ同期タイミング生成部
３０３： 位相比較部
３０４： 同期検出信号
４０１： シフトレジスタ
４０２： フレームパターン部
４０３： ＥＸ−ＮＯＲ論理回路
４０４： シフトデータ
４０５： 同期パタン情報
５０１： 微分回路
５０２： 同期パタンカウンタ部
５０３： フリップフロップ部
５０４： 同期検出位置パルス
５０５： 同期パタンカウント値

Claims (8)

1. 連続するＮ（Ｎは２以上の自然数）ビットごとに１つのシンボルが構成されるシリアル
   データを前記シリアルデータに同期した第１のクロック信号で取り込むＮビットシフトレジスタと、
   前記シリアルデータを構成するシンボルの先頭のビットが入力されるタイミングに同期
   した同期パタンタイミング信号に基づいて、前記Ｎビットシフトレジスタに取り込まれたシンボルを同期が取れた同期パラレル信号に変換する同期レジスタ回路と、を備え、
   前記同期パラレル信号を第２のクロック信号でリタイミングしパラレルデータとして出力するパラレル変換回路であって、
   前記同期パタンタイミング信号と前記第２のクロック信号との位相差である遅延時間情
   報を出力することを特徴とするパラレル変換回路。
2. 前記シリアルデータの１ビットの伝送期間と等しい期間を周期とする前記第1のクロッ
   ク信号を１／Ｎに分周し前記第２のクロック信号を出力する１／Ｎカウンタと、
   前記Ｎビットシフトレジスタと前記同期レジスタ回路とを含み、前記シリアルデータと、前記第１のクロック信号と、前記第２のクロック信号とを入力し、前記パラレルデータと前記遅延時間情報とを出力するＮパラレル変換部と
   を有することを特徴とする請求項１記載のパラレル変換回路。
3. 前記Ｎパラレル変換部は、
   前記シリアルデータに挿入された同期パタン情報を検出したタイミングと前記第１のク
   ロック信号とから前記同期パタンタイミング信号を生成し、前記同期パタンタイミング信
   号と前記第２のクロック信号との位相差を検出し遅延時間情報として出力するデータ同期
   部と、
   前記同期パラレル信号を前記第２のクロック信号でリタイミングした前記パラレルデータを出力するレジスタと、
   をさらに有することを特徴とする請求項２記載のパラレル変換回路。
4. 前記データ同期部は、
   前記シリアルデータから同期パタン情報を検出した際に同期検出信号を出力するフレー
   ム検出部と、
   前記同期検出信号に同期し前記第１のクロック信号をＮ分周した前記同期パタンタイミ
   ング信号を出力する１／Ｎ同期タイミング生成部と、
   前記第２のクロック信号と前記同期パタンタイミング信号の位相差を前記第１のクロッ
   ク信号のパルス数として出力する位相比較部と
   を有することを特徴とする請求項３記載のパラレル変換回路。
5. 前記位相比較部は、
   前記同期パタンタイミング信号により初期化されかつ前記第１のクロック信号のパルス
   を受けるごとに１からＮまでを繰り返しカウントするカウンタと、
   前記カウントの出力を前記第２のクロック信号でリタイミングし前記遅延時間情報とし
   て出力するフリップフロップと
   を有することを特徴とする請求項４記載のパラレル変換回路。
6. 前記同期パタンタイミング信号により初期化されかつ前記第１のクロック信号のパルス
   を受けるごとに１からＮまでを繰り返しカウントするカウンタと、
   前記カウントの出力を前記第２のクロック信号でリタイミングし前記遅延時間情報とし
   て出力するフリップフロップと、を備える位相比較部
   をさらに有することを特徴とする請求項１記載のパラレル変換回路。
7. 前記位相比較部は、さらに微分回路を有し、前記微分回路が前記同期パタンタイミング
   信号と前記第１のクロックとから前記カウンタを初期化する信号を生成することを特徴と
   する請求項６記載のパラレル変換回路。
8. 前記パラレル変換回路は、さらに
   前記シリアルデータから同期パタン情報を検出した際に第1のクロックに同期して同期
   検出信号を出力するフレーム検出部と、
   前記同期検出信号に同期し前記第１のクロック信号をＮ分周した前記同期パタンタイミ
   ング信号を出力する１／Ｎ同期タイミング生成部と
   を有することを特徴とする請求項６および７記載のパラレル変換回路。

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