JP2001267932A - シリアル・パラレルデータ変換装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 １）変換を終えたパラレルデータを出力制御
する情報、２）複数のシリアルデータを受信する装置の
中からある装置を特定する情報、を入力する端子を、シ
リアルデータ入力端子と兼用する。 【解決手段】 シフトクロック１３１に同期して入力さ
れるシリアルデータ１３２は、フリップフロップ（Ｆ
Ｆ）１０１〜１０４で構成されるシフトレジスタ１０
０、およびコントロール部１５０のＦＦ１５１、１５２
で一時的に保持され、その値で、ＦＦ１５１の出力がパ
ラレル変換データ保持部１１０に出力されるとともに、
ＦＦ１５３がセット、リセットされ、出力イネーブル信
号として出力制御部１２０に出力される。ＦＦ１５１の
出力がイネーブルになると、ＦＦ１１１〜１１４で構成
されるパラレル変換データ保持部１１０に、ＦＦ１０１
〜１０４のデータが入力、保持される。また、ＦＦ１５
３の出力がイネーブルになると、ＦＦ１１１〜１１４の
値が、ＡＮＤ回路１２１〜１２４で構成される出力バッ
ファ１２０を介して出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル・パラレ
ルデータ変換装置に関し、シリアルデータをパラレルデ
ータに変換し出力する際のデータ出力制御情報や、複数
のシリアル・パラレルデータ変換装置の中からシリアル
データを受信するシリアル・パラレルデータ変換装置を
特定する情報を、シリアルデータの一部として入力可能
なシリアル・パラレルデータ変換装置に関する。

【０００２】

【従来の技術】従来のシリアル・パラレルデータ変換装
置においては、シリアルデータをパラレルデータに変換
する際、 １）変換を終えたパラレルデータの出力制御 ２）複数のシリアル・パラレルデータ変換装置の中から
データ変換をする装置を特定する制御、 を、シリアル・パラレルデータ変換装置に専用端子を備
えて、制御する構成をとっていた。

【０００３】以下に、従来のシリアル・パラレルデータ
変換装置における、専用端子を備えて、変換を終えたパ
ラレルデータを出力制御し、かつ、複数のシリアル・パ
ラレルデータ変換装置の中から、データ変換をする装置
を特定する制御を行う構成、をとっていた例について説
明する。

【０００４】図１１は、従来のシリアル・パラレルデー
タ変換装置１１００の構成を示した図である。図１１に
おいて、シフトクロック１３１に同期してシリアルデー
タ１３２から入力されたデータは、フリップフロップ
（ＦＦ）１０１〜１０４で構成されるシフトレジスタ１
００で一時的に保持される。シフトレジスタ１００に保
持されたシリアルデータ１３２は、外部出力イネーブル
端子１３３がイネーブルになると、フリップフロップ１
１１〜１１４で構成されるパラレル変換データ保持部１
１０に入力・保持され、ＡＮＤ回路１２１〜１２４で構
成される出力バッファ１２０を介して出力されるように
構成されている。

【０００５】以上のように構成された従来のシリアル・
パラレルデータ変換装置１１００の動作について説明す
る。当該シリアル・パラレルデータ変換装置１１００を
指定するチップセレクト１３４がイネーブルで、かつシ
リアルデータ転送用のシフトクロック１３１が入力され
ると、シリアルデータ１３２は、ＦＦ１０１から順にＦ
Ｆ１０２→ＦＦ１０３→ＦＦ１０４に転送される。シフ
トクロック１３１はシフトレジスタ１００を構成するＦ
Ｆの本数分発生し、シリアルデータ１３２が全てシフト
レジスタ１００に格納されると、外部出力イネーブル端
子１３３をイネーブルにする。これにより、ＦＦ１０１
のデータはＦＦ１１１に、ＦＦ１０２のデータはＦＦ１
１２に、ＦＦ１０３のデータはＦＦ１１３に、ＦＦ１０
４のデータはＦＦ１１４に格納される。さらに出力バッ
ファであるＡＮＤ回路１２１〜１２４を介して、パラレ
ルデータ１４１〜１４４として出力される。

【０００６】図１１の従来のシリアル・パラレルデータ
変換装置１１００の動作を、図１２のタイミング図を用
いて説明する。時刻ｔ０において、（ｃ）チップセレク
ト１３４がイネーブル“Ｈ”であると、時刻ｔ１のタイ
ミングで、当該シリアル・パラレルデータ変換装置１１
００が選択される。時刻ｔ１において、（ａ）シフトク
ロック１３１、および、これに同期して、（ｂ）シリア
ルデータ１３２が入力されると、時刻ｔ２で、（ａ）シ
フトクロック１３１と、（ｃ）チップセレクト１３４と
のＡＮＤ出力である，（ｄ）ＡＮＤ回路１１０１の出力
が、シフトクロックとしてシフトレジスタに入力され、
（ｂ）シリアルデータ１３２がｔ２のタイミングで、
（ｅ）ＦＦ１０１→（ｆ）ＦＦ１０２に、ｔ３のタイミ
ングで、（ｆ）ＦＦ１０２→（ｇ）ＦＦ１０３に、ｔ４
のタイミングで、（ｇ）ＦＦ１０３→（ｈ）ＦＦ１０４
へと伝搬する。（ｈ）ＦＦ１０４への伝搬が終了したと
ころで、（ｑ）外部出力イネーブル端子１３３がイネー
ブル“Ｈ”になり、（ｃ）チップセレクト１３４とのＡ
ＮＤにより（図示せず、図１１のＡＮＤ回路１１０２出
力）、（ｅ）ＦＦ１０１が（ｉ）ＦＦ１１１に、（ｆ）
ＦＦ１０２が（ｊ）ＦＦ１１２に、（ｇ）ＦＦ１０３が
（ｋ）ＦＦ１１３に、（ｈ）ＦＦ１０４が（ｌ）ＦＦ１
１４に出力、保持される。さらに、出力バッファ１２０
により、（ｍ）パラレルデータ１４１、（ｎ）パラレル
データ１４２、（ｏ）パラレルデータ１４３、（ｐ）パ
ラレルデータ１４４、として出力される。

【０００７】この様に、従来のシリアル・パラレルデー
タ変換装置１１００では、変換を終えたパラレルデータ
を出力制御するための外部出力イネーブル端子１３３、
および複数のシリアルデータを受信する装置の中から装
置を特定するためのチップセレクト１３４が必要であ
り、専用端子が必要であった。

【０００８】

【発明が解決しようとする課題】このように、従来のシ
リアル・パラレルデータ変換装置においては、 １）変換を終えたパラレルデータを出力制御する情報、 ２）複数のシリアルデータを受信する装置の中から装置
を特定する情報、 を入力する端子を、シリアルデータ入力端子と兼用する
構成であることが要求されている。本発明は、この課題
を解決し、その要求を満たすことのできるシリアル・パ
ラレルデータ変換装置を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】この課題を解決するため
に、本発明にかかるシリアル・パラレルデータ変換装置
は、パラレルデータを出力制御する情報と、複数のシリ
アルデータを受信する装置の中から装置を特定する情報
とを、変換を行なうシリアルデータとともに、同一端子
から入力するように構成したものである。

【００１０】これにより、シリアル・パラレルデータ変
換を終えたパラレルデータを出力制御する情報、および
複数のシリアルデータを受信する装置の中から装置を特
定する情報を入力する端子を、シリアルデータ入力端子
と兼用することを実現できる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載のシリア
ル・パラレルデータ変換装置は、データをシリアル入力
する第１の手段と、上記データをパラレルデータ出力に
変換する第２の手段と、変換をした上記パラレルデータ
の外部出力制御を行なう第３の手段とを備え、上記パラ
レル変換したデータを出力制御する情報を、上記シリア
ル入力データの一部として入力し、上記パラレルデータ
に変換すべきシリアルデータと、上記パラレル変換した
データを出力制御する情報とを、上記シリアルデータと
同一の端子から入力する、ことを特徴とするものであ
る。

【００１２】本発明の請求項２に記載のシリアル・パラ
レルデータ変換装置は、データをシリアル入力する第１
の手段と、上記データをパラレルデータ出力に変換する
第２の手段と、変換をした上記パラレルデータの外部出
力制御を行なう第３の手段と、上記パラレル変換したデ
ータを出力制御するフラグを、上記シリアル入力データ
の一部として入力し、上記パラレルデータに変換すべき
シリアルデータと、上記パラレル変換したデータを出力
制御する情報とを、上記シリアルデータとして、同一端
子から入力する第４の手段と、上記パラレル変換したデ
ータを出力制御する情報を、上記シリアルデータ入力端
子とは異なる端子で制御する第５の手段と、を備え、上
記第４の手段によるシリアルデータと同一端子からの上
記出力制御する情報の入力、あるいは上記第５の手段に
よる異なる端子からの入力のいずれかで、上記パラレル
変換したデータの出力制御をする、ことを特徴とするも
のである。

【００１３】本発明の請求項３に記載のシリアル・パラ
レルデータ変換装置は、データをシリアル入力する第１
の手段と、上記データをパラレルデータ出力に変換する
第２の手段と、変換をした上記パラレルデータの外部出
力制御を行なう第３の手段とを備え、上記パラレル変換
したデータを出力制御する情報を、上記シリアル入力デ
ータの一部として入力するシリアル・パラレルデータ変
換装置であって、複数の上記シリアル・パラレルデータ
変換装置が存在し、上記複数のシリアル・パラレルデー
タ変換装置のうちから、上記シリアルデータを受信する
シリアル・パラレルデータ変換装置を特定する情報を、
上記シリアル入力データの一部として入力する第６の手
段とを備え、上記パラレルデータに変換すべきシリアル
データと、上記パラレル変換したデータを出力制御する
情報と、上記複数のシリアル・パラレルデータ変換装置
のうちから、上記シリアルデータを受信するシリアル・
パラレルデータ変換装置を特定する情報とを、上記シリ
アルデータと同一の端子から入力する、ことを特徴とす
るものである。

【００１４】（実施の形態１）以下、本発明の、パラレ
ルデータに変換すべきシリアルデータと、パラレル変換
したデータを出力制御する情報とを、シリアルデータと
同一の端子から入力することを特徴とするシリアル・パ
ラレルデータ変換装置の、実施の形態１について、図
１、図２、図３を用いて説明する。図１は、本発明の実
施の形態１による、シリアル・パラレルデータ変換装置
２０００の構成を示し、図２、図３は、このシリアル・
パラレルデータ変換装置２０００のタイミングを示した
図である。

【００１５】図１において、シフトクロック１３１に同
期してシリアルデータ１３２から入力されたデータは、
フリップフロップ（ＦＦ）１０１〜１０４で構成される
シフトレジスタ１００、およびコントロール部１５０の
ＦＦ１５１、１５２で一時的に保持される。コントロー
ル部１５０に保持されたシリアルデータ１３２の値で、
ＦＦ１５１の出力がパラレル変換データ保持部１１０に
出力されるとともに、ＦＦ１５３がセット、リセットさ
れ、出力イネーブル信号として出力制御部１２０に出力
される。ＦＦ１５１の出力がイネーブルになると、ＦＦ
１１１〜１１４で構成されるパラレル変換データ保持部
１１０に、ＦＦ１０１〜１０４のデータが入力、保持さ
れる。またＦＦ１５３の出力がイネーブルになると、Ｆ
Ｆ１１１〜１１４の値がＡＮＤ回路１２１〜１２４で構
成される出力バッファ１２０を介して出力されるように
構成されている。

【００１６】以上のように構成された本発明の実施の形
態１のシリアル・パラレルデータ変換装置２０００の動
作について説明する。シリアルデータ転送用のシフトク
ロック１３１が入力されると、シリアルデータ１３２は
ＦＦ１０１から順にＦＦ１０２→ＦＦ１０３→ＦＦ１０
４に、さらにコントローラ部１５０のＦＦ１５１→ＦＦ
１５２に転送される。ＦＦ１５１は、シフトレジスタ１
００からパラレル変換データ保持部１１０へデータを転
送する場合のロード信号と、その出力制御部１２０への
出力として、イネーブル信号を発生するＦＦ１５３のセ
ット信号と、を兼用した信号を発生する。また、ＦＦ１
５２は、ＦＦ１５３のリセット信号を発生する。シフト
クロック１３１は、リセットパルス発生部１６１ヘ、Ｆ
Ｆ１０２〜ＦＦ１０４、およびＦＦ１５１、１５２の初
期化に必要なシフトクロックを１サイクルと、シリアル
データ１３２の転送に必要なＦＦ１０２〜ＦＦ１０４、
およびＦＦ１５１、１５２を構成するＦＦの本数分のク
ロックを入力する。シリアルデータ１３２をパラレル変
換データ保持部１１０にロードする場合、ＦＦ１５１に
“Ｈ”が入力されるようにシリアルデータ１３２を設定
し、このロードとともに、ＦＦ１５３がセットされ、出
力バッファ１２０へイネーブル信号が出力される。シリ
アルデータ１３２が全てシフ

【００１７】トレジスタ１００に格納された後、ＦＦ１
５３を“Ｈ”にすることで、ＦＦ１０１のデータはＦＦ
１１１に、ＦＦ１０２のデータはＦＦ１１２に、ＦＦ１
０３のデータはＦＦ１１３に、ＦＦ１０４のデータはＦ
Ｆ１１４に格納される。さらに出力バッファであるＡＮ
Ｄ回路１２１〜１２４を介して、パラレルデータとし
て、パラレルデータ１４１〜１４４が出力される。ま
た、ＦＦ１５２が“Ｈ”になるようにシリアルデータ１
３２を設定した場合、ＦＦ１５３にリセットがかかり、
出力バッファ１２０へディスエーブル信号が出力され、
表示が中断される。

【００１８】図１の本実施の形態１によるシリアル・パ
ラレルデータ変換装置２０００の動作を、図２のシリア
ルデータを入力し、パラレルデータに変換するタイミン
グ図を用いて説明する。時刻ｔ０において、（ａ）シフ
トクロック１３１が入力されると、時刻ｔ１で、（ｊ）
ＦＦ１６１は、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、
（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、および（ｇ）Ｆ
Ｆ１５１、（ｈ）ＦＦ１５２のリセットパルスを発生す
る。これにより、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０
２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、および
（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２が、“Ｌ”に設定
される。このため、シフトクロック１３１によるシフト
動作により、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、
（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４の値“Ｌ”が、
（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２、に入力される。
（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２は、“Ｌ”設定
で、ディスエーブルされる。時刻ｔ１、ｔ２（実際にＦ
Ｆ１０１〜ＦＦ１０４、ＦＦ１５１、ＦＦ１５２に取り
込まれるタイミングは、時刻ｔ２、ｔ３）に、出力イネ
ーブルフラグ用ＦＦ１５３の値を決定するＦＦ１５２、
およびＦＦ１５１の値が、（ｂ）シリアルデータ１３２
から入力される。本実施の形態１では、ＦＦ１５２に
“Ｌ”を、ＦＦ１５１に“Ｈ”を、設定するデータを入
力し、時刻ｔ３からｔ６（実際に、ＦＦ１０１〜ＦＦ１
０４、ＦＦ１５１、ＦＦ１５２に取り込まれるタイミン
グは、時刻ｔ４からｔ７）のタイミングに、パラレルデ
ータに変換されるべきシリアルデータが入力されてい
る。ｔ７のタイミングで、（ｇ）ＦＦ１５１に“Ｈ”が
設定され、（ｃ）ＦＦ１０１のデータは、（ｋ）ＦＦ１
１１に、（ｄ）ＦＦ１０２のデータは、（ｌ）ＦＦ１１
２に、（ｅ）ＦＦ１０３のデータは、（ｍ）ＦＦ１１３
に、（ｆ）ＦＦ１０４のデータは、（ｎ）ＦＦ１１４
に、それぞれ格納される。また、（ｉ）ＦＦ１５３も、
セットされ、出力バッファであるＡＮＤ回路１２１〜１
２４にイネーブル信号が出力され、シリアルデータが、
（ｏ）パラレルデータ１４１〜（ｒ）パラレルデータ１
４４として、出力される。

【００１９】図３は、変換したパラレルデータの出力を
停止する動作を示すタイミング図である。時刻ｔ０にお
いて、（ａ）シフトクロック１３１が入力されると、時
刻ｔ１で、（ｊ）ＦＦ１６１は、（ｃ）ＦＦ１０１、
（ｄ）ＦＦ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０
４、および（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２、のリ
セットパルスを発生する。これにより、（ｃ）ＦＦ１０
１、（ｄ）ＦＦ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ
１０４、および（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２が
“Ｌ”に設定される。このため、シフトクロック１３１
によるシフト動作により、（ｃ）ＦＦ１０１、（ｄ）Ｆ
Ｆ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４の値
“Ｌ”が、（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２、に入
力される。時刻ｔ１、ｔ２（実際に、ＦＦ１０１〜ＦＦ
１０４、ＦＦ１５１、ＦＦ１５２に取り込まれるタイミ
ングは、時刻ｔ２、ｔ３）に、出力イネーブルフラグ用
ＦＦ１５３の値を決定するＦＦ１５２、およびＦＦ１５
１の値が、（ｂ）シリアルデータ１３２から入力され
る。本実施の形態１では、ＦＦ１５２に“Ｈ”を、ＦＦ
１５１に“Ｌ”を設定するデータを入力し、時刻ｔ３か
らｔ６（実際に、ＦＦ１０１〜ＦＦ１０４、ＦＦ１５
１、ＦＦ１５２に取り込まれるタイミングは時刻ｔ４か
らｔ７）のタイミングで、データは伝搬し、ｔ７のタイ
ミングで、（ｇ）ＦＦ１５２に“Ｈ”が設定され、
（ｉ）ＦＦ１５３がリセットされる。これにより、出力
バッファであるＡＮＤ回路１２１〜１２４にディスエー
ブル信号が出力され、（ｏ）パラレルデータ１４１〜
（ｒ）パラレルデータ１４４の出力が停止される。

【００２０】このような本発明の実施の形態１によるシ
リアル・パラレルデータ変換装置においては、シフトク
ロックに同期してシリアルデータから入力されたデータ
が、複数のフリップフロップで構成されるシフトレジス
タ、およびコントロール部に一時的に保持され、さらに
コントロール部よりパラレル変換データ保持部に出力さ
れるとともに、コントロール部でセット、リセットを行
い、その結果がＯＲ回路を介して出力制御部に出力さ
れ、パラレルデータとして出力されるようにしたので、
パラレルデータに変換すべきシリアルデータと、パラレ
ル変換したデータを出力制御する情報とを、シリアルデ
ータと同一の端子から入力するようにすることができ
る。

【００２１】（実施の形態２）以下、本発明の実施の形
態２による、シリアルデータ、あるいは端子入力のいず
れかで、パラレル変換したデータの出力制御をするシリ
アル・パラレルデータ変換装置について、図４、図５、
図６、図７、図８を用いて説明する。図４は、本実施の
形態２による、シリアルデータ、あるいは端子入力のい
ずれかで、パラレル変換したデータの出力制御をするこ
とが可能なシリアル・パラレルデータ変換装置３０００
の構成を示し、図５、図６、図７、図８は、図４の本実
施の形態２のシリアル・パラレルデータ変換装置３００
０のタイミングを示した図である。

【００２２】図４において、シフトクロック１３１に同
期してシリアルデータ１３２から入力されたデータは、
フリップフロップ（ＦＦ）１０１〜１０４で構成される
シフトレジスタ１００、およびコントロール部１５０の
ＦＦ１５１、ＦＦ１５２で、一時的に保持される。コン
トロール部１５０に保持されたシリアルデータ１３２の
値で、ＦＦ１５１の出力がパラレル変換データ保持部１
１０に出力されるとともに、ＦＦ１５３がセット、リセ
ットされる。このＦＦ１５３の出力、あるいは外部入力
である外部出力イネーブル端子１３３は、ＯＲ回路１６
１を介して、出力イネーブル信号として出力制御部１２
０に出力される。ＦＦ１５１の出力がイネーブルになる
と、ＦＦ１１１〜１１４で構成されるパラレル変換デー
タ保持部１１０にＦＦ１０１〜１０４のデータが入力、
保持される。また、シリアルデータ１３２から入力され
た出力制御データ、あるいは外部出力イネーブル端子１
３３により、ＯＲ回路１６１の出力がイネーブルになる
と、ＦＦ１１１〜１１４の値が、ＡＮＤ回路１２１〜１
２４で構成される出力バッファ１２０を介して出力され
るように構成されている。

【００２３】以上のように構成された本実施の形態２の
シリアル・パラレルデータ変換装置３０００の動作につ
いて説明する。シリアルデータ転送用のシフトクロック
１３１が入力されると、シリアルデータ１３２は、ＦＦ
１０１から順にＦＦ１０２→ＦＦ１０３→ＦＦ１０４
に、さらにコントローラ部１５０のＦＦ１５１→ＦＦ１
５２に、転送される。ＦＦ１５１は、シフトレジスタ１
００からパラレル変換データ保持部１１０へデータを転
送する場合のロード信号と、出力制御部１２０への出力
がイネーブル信号を発生するＦＦ１５３のセット信号と
を兼用した信号を発生する。また、ＦＦ１５２は、ＦＦ
１５３のリセット信号を発生する。シフトクロック１３
１は、リセットパルス発生部１６１ヘ、ＦＦ１０２〜Ｆ
Ｆ１０４、およびＦＦ１５１、ＦＦ１５２の初期化に必
要なシフトクロックを１サイクルと、シリアルデータ１
３２の転送に必要なＦＦ１０２〜ＦＦ１０４、およびＦ
Ｆ１５１、ＦＦ１５２を構成するＦＦの本数分のクロッ
クとを入力する。シリアルデータ１３２をパラレル変換
データ保持部１１０にロードする場合、ＦＦ１５１に
“Ｈ”が入力されるように、シリアルデータ１３２を設
定し、このロードとともに、ＦＦ１５３がセットされ、
出力バッファ１２０へイネーブル信号が出力される。シ
リアルデータ１３２が全てシフトレジスタ１００に格納
された後、ＦＦ１５３を“Ｈ”にすることで、ＦＦ１０
１のデータは、ＦＦ１１１に、ＦＦ１０２のデータは、
ＦＦ１１２に、ＦＦ１０３のデータは、ＦＦ１１３に、
ＦＦ１０４のデータは、ＦＦ１１４に格納される。さら
に、出力バッファであるＡＮＤ回路１２１〜１２４を介
して、パラレルデータ１４１〜１４４として出力され
る。また、ＦＦ１５２が“Ｈ”になるようにシリアルデ
ータ１３２を設定した場合、ＦＦ１５３にリセットがか
かり、出力バッファ１２０へディスエーブル信号が出力
され、表示が中断される。

【００２４】また、外部出力イネーブル端子１３３で出
力制御する場合、ＦＦ１５１に“１”を、ＦＦ１５２に
“１”をシリアルデータ端子１３２から入力すること
で、ＦＦ１５３はリセットがかかり、外部出力イネーブ
ル端子１３３の出力イネーブル信号で制御されて、ＯＲ
回路１６１から出力バッファ１２０へのイネーブル信号
が出力される。

【００２５】図４の本実施の形態２による、シリアル・
パラレルデータ変換装置３０００の動作を、図５のシリ
アルデータを入力し、パラレルデータに変換するタイミ
ング図を用いて説明する。図５では、外部出力イネーブ
ル端子１３３からの出力イネーブル信号は、ディスエー
ブルで、シリアルデータ１３２からの制御信号で、出力
する場合を説明する。

【００２６】（ｔ）外部出力イネーブル端子１３３は、
常にディスエーブル“Ｌ”である。時刻ｔ０において、
（ａ）シフトクロック１３１が入力されると、時刻ｔ１
で、（ｊ）ＦＦ１６１は、（ｃ）ＦＦ１０１、（ｄ）Ｆ
Ｆ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、およ
び（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２のリセットパル
スを発生する。これにより、（ｃ）ＦＦ１０１、（ｄ）
ＦＦ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、お
よび（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２が“Ｌ”に設
定される。このため、シフトクロック１３１によるシフ
ト動作により、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、
（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４の値“Ｌ”が、
（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２に入力される。
（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２は、“Ｌ”設定
で、ディスエーブルされる。時刻ｔ１、ｔ２（実際に、
ＦＦ１０１〜ＦＦ１０４、ＦＦ１５１、ＦＦ１５２に取
り込まれるタイミングは、時刻ｔ２、ｔ３）に、出力イ
ネーブルフラグ用ＦＦ１５３の値を決定するＦＦ１５
２、およびＦＦ１５１の値が、（ｂ）シリアルデータ１
３２から入力される。本実施の形態２では、ＦＦ１５２
に“Ｌ”を、ＦＦ１５１に“Ｈ”を設定するデータを入
力し、時刻ｔ３からｔ６（実際に、ＦＦ１０１〜ＦＦ１
０４、ＦＦ１５１、ＦＦ１５２に取り込まれるタイミン
グは、時刻ｔ４からｔ７）のタイミングに、パラレルデ
ータに変換されるシリアルデータが入力されている。ｔ
７のタイミングで、（ｇ）ＦＦ１５１に“Ｈ”が設定さ
れ、（ｃ）ＦＦ１０１のデータは、（ｋ）ＦＦ１１１
に、（ｄ）ＦＦ１０２のデータは、（ｌ）ＦＦ１１２
に、（ｅ）ＦＦ１０３のデータは、（ｍ）ＦＦ１１３
に、（ｆ）ＦＦ１０４のデータは、（ｎ）ＦＦ１１４に
格納される。また（ｉ）ＦＦ１５３もセットされ、出力
バッファであるＡＮＤ回路１２１〜１２４にイネーブル
信号が出力され、シリアルデータが、（ｏ）パラレルデ
ータ１４１〜（ｒ）パラレルデータ１４４、として出力
される。

【００２７】図６は、変換したパラレルデータの出力を
停止する動作を示すタイミング図である。図６では、外
部出力イネーブル端子１３３からの出力イネーブル信号
は、ディスエーブルで、シリアルデータ１３２からの制
御信号で出力する場合を説明する。

【００２８】（ｔ）外部出力イネーブル端子１３３は、
常にディスエーブル“Ｌ”である。時刻ｔ０において、
（ａ）シフトクロック１３１が入力されると、時刻ｔ１
で、（ｊ）ＦＦ１６１は、（ｃ）ＦＦ１０１、（ｄ）Ｆ
Ｆ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、およ
び（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２のリセットパル
スを発生する。これにより、（ｃ）ＦＦ１０１、（ｄ）
ＦＦ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、お
よび（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２が、“Ｌ”に
設定される。このため、シフトクロック１３１によるシ
フト動作により、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０
２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４の値“Ｌ”
が、（ｇ）ＦＦ１５１、（ｈ）ＦＦ１５２に入力され
る。時刻ｔ１、ｔ２（実際に、ＦＦ１０１〜ＦＦ１０
４、ＦＦ１５１、ＦＦ１５２に取り込まれるタイミング
は、時刻ｔ２、ｔ３）に出力イネーブルフラグ用ＦＦ１
５３の値を決定するＦＦ１５２、およびＦＦ１５１の値
が、（ｂ）シリアルデータ１３２から入力される。本実
施の形態２では、ＦＦ１５２に“Ｈ”を、ＦＦ１５１に
“Ｌ”を設定するデータを入力し、時刻ｔ３からｔ６
（実際に、ＦＦ１０１〜ＦＦ１０４、ＦＦ１５１、ＦＦ
１５２に取り込まれるタイミングは、時刻ｔ４からｔ
７）のタイミングで、データは伝搬し、ｔ７のタイミン
グで、（ｇ）ＦＦ１５２に“Ｈ”が設定され、（ｉ）Ｆ
Ｆ１５３がリセットされる。これにより、出力バッファ
であるＡＮＤ回路１２１〜１２４にディスエーブル信号
が出力され、（ｏ）パラレルデータ１４１〜（ｒ）パラ
レルデータ１４４、の出力が停止される。

【００２９】図７は、本実施の形態２の、端子入力でパ
ラレル変換したデータの出力制御が可能なシリアル・パ
ラレルデータ変換装置３０００の動作のタイミング図で
ある。時刻ｔ０において、（ａ）シフトクロック１３１
が入力されると、時刻ｔ１で（ｊ）ＦＦ１６１は、
（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、（ｅ）ＦＦ１０
３、（ｆ）ＦＦ１０４、および（ｇ）ＦＦ１５１、
（ｈ）ＦＦ１５２のリセットパルスを発生する。これに
より、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、（ｅ）Ｆ
Ｆ１０３、（ｆ）ＦＦ１０４、および（ｇ）ＦＦ１５
１、（ｈ）ＦＦ１５２が、“Ｌ”に設定される。このた
め、シフトクロック１３１によるシフト動作により、
（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０２、（ｅ）ＦＦ１０
３、（ｆ）ＦＦ１０４の値“Ｌ”が、（ｇ）ＦＦ１５
１、（ｈ）ＦＦ１５２に入力される。（ｇ）ＦＦ１５
１、（ｈ）ＦＦ１５２は、“Ｌ”設定で、ディスエーブ
ルされる。時刻ｔ１、ｔ２（実際に、ＦＦ１０１〜ＦＦ
１０４、ＦＦ１５１、ＦＦ１５２に取り込まれるタイミ
ングは、時刻ｔ２、ｔ３）に出力イネーブルフラグ用Ｆ
Ｆ１５３の値を決定するＦＦ１５２、およびＦＦ１５１
の値が、（ｂ）シリアルデータ１３２から入力される。
本実施の形態２では、ＦＦ１５２に“Ｈ”を、ＦＦ１５
１に“Ｈ”を設定するデータを入力し、時刻ｔ３からｔ
６（実際に、ＦＦ１０１〜ＦＦ１０４、ＦＦ１５１、Ｆ
Ｆ１５２に取り込まれるタイミングは、時刻ｔ４からｔ
７）のタイミングに、パラレルデータに変換されるべき
シリアルデータが入力されている。ｔ６のタイミング
で、（ｇ）ＦＦ１５１に“Ｈ”が設定され、（ｃ）ＦＦ
１０１のデータは（ｋ）ＦＦ１１１に、（ｄ）ＦＦ１０
２のデータは（ｌ）ＦＦ１１２に、（ｅ）ＦＦ１０３の
データは（ｍ）ＦＦ１１３に、（ｆ）ＦＦ１０４のデー
タは（ｎ）ＦＦ１１４に、格納される。また（ｉ）ＦＦ
１５３もセットされ、ｔ６のタイミングで（ｔ）外部出
力イネーブル端子１３３をイネーブル“Ｈ”に設定す
る。出力バッファであるＡＮＤ回路１２１〜１２４にイ
ネーブル信号が出力され、シリアルデータが（ｏ）パラ
レルデータ１４１〜（ｒ）パラレルデータ１４４、とし
て出力される。ｔ７のタイミングで、（ｈ）ＦＦ１５２
に“Ｈ”がセットされ、これにより（ｉ）ＦＦ１５３が
リセットされ、表示が（ｔ）外部出力イネーブル端子１
３３のみで制御される。

【００３０】図８は、変換したパラレルデータの出力を
外部出力イネーブル端子によって停止する動作を示すタ
イミング図である。時刻ｔ０において、（ｃ）ＦＦ１０
１、（ｄ）ＦＦ１０２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ
１０４、および（ｌ）ＦＦ１１１、（ｍ）ＦＦ１１２、
（ｎ）ＦＦ１１３、（ｏ）ＦＦ１１４には、既にデータ
が入力されている。また、（ｔ）外部出力イネーブル端
子１３３はイネーブル“Ｈ”であり、（ｐ）パラレルデ
ータ１４１、（ｑ）パラレルデータ１４２、（ｒ）パラ
レルデータ１４３、（ｓ）パラレルデータ１４４からパ
ラレルデータが出力されている。時刻ｔ３において、
（ｔ）外部出力イネーブル端子１３３をディスエーブル
“Ｌ”にすると、（ｃ）ＦＦ１０１、（ｄ）ＦＦ１０
２、（ｅ）ＦＦ１０３、（ｆ）ＦＦ１０４、および
（ｌ）ＦＦ１１１、（ｍ）ＦＦ１１２、（ｎ）ＦＦ１１
３、（ｏ）ＦＦ１１４のデータは保持されたまま、
（ｐ）パラレルデータ１４１、（ｑ）パラレルデータ１
４２、（ｒ）パラレルデータ１４３、（ｓ）パラレルデ
ータ１４４の出力が停止される。時刻ｔ５において、
（ｔ）外部出力イネーブル端子１３３をイネーブル
“Ｈ”にすると、（ｐ）パラレルデータ１４１、（ｑ）
パラレルデータ１４２、（ｒ）パラレルデータ１４３、
（ｓ）パラレルデータ１４４から、（ｌ）ＦＦ１１１、
（ｍ）ＦＦ１１２、（ｎ）ＦＦ１１３、（ｏ）ＦＦ１１
４のデータが出力される。

【００３１】このような本発明の実施の形態２によるシ
リアル・パラレルデータ変換装置においては、シフトク
ロックに同期してシリアルデータから入力されたデータ
が、複数のフリップフロップで構成されるシフトレジス
タ、およびコントロール部に一時的に保持され、さらに
コントロール部よりパラレル変換データ保持部に出力さ
れるとともに、コントロール部でセット、リセットを行
い、その結果がＯＲ回路を介して出力制御部に出力、ま
たは外部出力イネーブル端子よりＯＲ回路を介して出力
制御部に出力され、パラレルデータとして出力されるよ
うにしたので、パラレルデータに変換すべきシリアルデ
ータと、パラレル変換したデータを出力制御する情報と
を、シリアルデータ、あるいは外部出力イネーブル端子
のいずれかで入力することができる。

【００３２】（実施の形態３）以下、本実施の形態３に
よる、パラレルデータに変換すべきデータと、パラレル
変換したデータを出力制御する情報と、複数のシリアル
・パラレルデータ変換装置からシリアルデータを受信す
るシリアル・パラレルデータ変換装置を特定する情報と
を、シリアルデータと同一の端子から入力することを特
徴とするシリアル・パラレルデータ変換装置４０００に
ついて、図９、図１０を用いて説明する。

【００３３】図９は、本実施の形態３の、シリアル・パ
ラレルデータ変換装置４０００の構成を示し、図１０
は、そのタイミングを示した図である。図９において、
ＡＮＤ回路１０１１を経て、シフトクロック１３１に同
期してシリアルデータ１３２から入力されたデータは、
ＦＦ１００１〜１００３で構成されるアドレスレジスタ
１０００に保持される。このアドレスレジスタ１０００
で保持されたアドレスデータは一致検出部１０１０に入
力され、当該シリアル・パラレルデータ変換装置が選択
されたか否かを判定する。一致検出部１０１０でアドレ
スが一致されたことが検出されると、ＡＮＤ回路１０１
２をイネーブルにし、ＦＦ１０１〜１０４で構成される
シフトレジスタ１００にシフトクロック１３１が入力さ
れ、このシフトクロック１３１によりシリアルデータ１
３２が入力、保持される。出力イネーブル信号１０２０
により、ＦＦ１１１〜１１４で構成されるパラレル変換
データ保持部１１０に、ＦＦ１０１〜１０４のデータが
入力、保持されるとともに、ＡＮＤ回路１２１〜１２４
で構成される出力バッファ１２０を介して、パラレルデ
ータが出力されるように構成されている。

【００３４】以上のように構成された本実施の形態３
の、シリアル・パラレルデータ変換装置４０００の動作
について説明する。シリアル・パラレルデータ変換装置
を特定する情報の一例として、アドレスで特定する場合
について説明する。初期状態ではアドレスの一致を検出
する一致検出部１０１０は、“不一致”を検出してお
り、一致検出部１０１０の“不一致”状態により、ＡＮ
Ｄ回路１０１１がイネーブル、ＡＮＤ回路１０１２がデ
ィスエーブルされる。ＡＮＤ回路１０１１がイネーブル
になり、シフトクロック１３１に同期してシリアルデー
タ１３２から入力されたデータは、ＦＦ１００１〜１０
０３で構成されるアドレスレジスタ１０００に保持され
る。このアドレスレジスタ１０００で保持されたアドレ
スデータは、一致検出部１０１０に入力され、一致検出
部１０１０が保持している，当該シリアル・パラレルデ
ータ変換装置４０００のアドレスと一致するかを検出す
る。アドレスが一致されたことが検出されると、一致検
出部１０１０は、ＡＮＤ回路１０１１をディスエーブル
するとともに、ＡＮＤ回路１０１２をイネーブルにし、
ＦＦ１０１〜１０４で構成されるシフトレジスタ１００
へのシフトクロック１３１の入力をイネーブルにする。
このシフトクロック１３１により、シフトデータ１３２
がシフトレジスタ１００へ入力される。シフトレジスタ
１００にデータが格納された後、出力イネーブル信号１
０２０により、ＦＦ１１１〜１１４で構成されるパラレ
ル変換データ保持部１１０にＦＦ１０１〜１０４のデー
タが入力、保持されるとともに、ＡＮＤ回路１２１〜１
２４で構成される出力バッファ１２０を介してパラレル
データが出力される。

【００３５】図１０は、本実施の形態３による、端子入
力で、パラレル変換したデータの出力制御を行うことが
可能なシリアル・パラレルデータ変換装置４０００、の
タイミングを示した図である。時刻ｔ０において、
（ａ）シフトクロック１３１が入力されると、時刻ｔ１
で（ｃ）シフトクロック１０１１のみが有効になり、
（ａ）シフトクロック１３１に同期して入力される
（ｂ）シリアルデータ１３２が、（ｄ）ＦＦ１００１、
（ｅ）ＦＦ１００２、（ｆ）ＦＦ１００３に入力、保持
される。時刻ｔ３でアドレスの一致が検出されると（図
示せず）、（ｇ）シフトクロック１０１２が有効にな
り、（ｈ）ＦＦ１０１、（ｉ）ＦＦ１０２、（ｊ）ＦＦ
１０３、（ｋ）ＦＦ１０４に（ｂ）シリアルデータ１３
２のデータが入力、保持される。（ｈ）ＦＦ１０１〜
（ｋ）ＦＦ１０４にデータが格納されると（ｔ）出力イ
ネーブル１０２０がイネーブル“Ｈ”になり、（ｈ）Ｆ
Ｆ１０１〜（ｋ）ＦＦ１０４のデータが（ｌ）ＦＦ１１
１〜（ｏ）ＦＦ１１４に転送されるとともに、（ｐ）パ
ラレルデータ１４１〜（ｓ）パラレルデータ１４４から
データが出力される。

【００３６】このような本発明の実施の形態３によるシ
リアル・パラレルデータ変換装置においては、シフトク
ロックに同期してシリアルデータから入力されたデータ
が、複数のフリップフロップで構成されるシフトレジス
タ、およびコントロール部に一時的に保持され、さらに
コントロール部よりパラレル変換データ保持部に出力さ
れるとともに、コントロール部でセット、リセットを行
い、その結果がＯＲ回路を介して出力制御部に出力、ま
たは外部出力イネーブル端子よりＯＲ回路を介して出力
制御部に出力され、パラレルデータとして出力されるよ
うにしたので、パラレルデータに変換すべきシリアルデ
ータと、パラレル変換したデータを出力制御する情報
と、複数のシリアル・パラレルデータ変換装置のうちか
ら、シリアルデータを受信するシリアル・パラレルデー
タ変換装置を特定する情報とを、シリアルデータと同一
の端子から入力するようにすることができる。

【００３７】尚、以上の実施の形態ではシリアル・パラ
レル変換を４ビットで行なう構成で説明を行なったが、
各フリップフロップを増やすことにより、何ビットであ
っても同様に実施可能であり、同様の効果を得られる。

【００３８】

【発明の効果】以上のように、本発明にかかるシリアル
・パラレル変換装置によれば、出力制御を行うための情
報、あるいは複数のシリアルデータを受信する装置の中
から装置を特定する情報を、変換を行なうシリアルデー
タとともに、同一端子から入力することができようにし
たので、シリアル・パラレル変換装置において、１）変
換を終えたパラレルデータを出力制御する情報、２）複
数のシリアル・パラレル変換装置の中からシリアルデー
タを受信する装置を特定する情報、をシリアルデータ入
力端子と兼用する構成が必要とされる点が解決され、端
子兼用・端子数の削減が可能になるという有利な効果が
得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による、パラレルデータ
に変換するデータとパラレル変換したデータを出力制御
する情報を、シリアルデータと同一の端子から入力する
シリアル・パラレルデータ変換装置２０００の構成図。

【図２】上記実施の形態１のシリアル・パラレルデータ
変換装置のタイミング図。

【図３】上記実施の形態１のシリアル・パラレルデータ
変換装置のタイミング図。

【図４】本発明の実施の形態２による、シリアルデー
タ、あるいは端子入力のいずれかで、パラレル変換した
データの出力制御をするシリアル・パラレルデータ変換
装置３０００の構成図。

【図５】上記実施の形態２の、シリアル・パラレルデー
タ変換装置のタイミング図。

【図６】上記実施の形態２の、シリアル・パラレルデー
タ変換装置のタイミング図。

【図７】上記実施の形態２の、シリアル・パラレルデー
タ変換装置のタイミング図。

【図８】上記実施の形態２の、シリアル・パラレルデー
タ変換装置のタイミング図。

【図９】本発明の実施の形態３による、パラレルデータ
に変換するデータとパラレル変換したデータを出力制御
する情報と、複数のシリアル・パラレルデータ変換装置
のうちから、シリアルデータを受信するシリアル・パラ
レルデータ変換装置を特定する情報とを、シリアルデー
タと同一の端子から入力するシリアル・パラレルデータ
変換装置４０００の構成図。

【図１０】上記実施の形態３の、シリアル・パラレルデ
ータ変換装置のタイミング図。

【図１１】従来のバス接続のシリアル・パラレルデータ
変換装置１１００の構成図。

【図１２】従来のバス接続のシリアル・パラレルデータ
変換装置のタイミング図。

【符号の説明】

１００ シフトレジスタ １０１〜１０４、１１１〜１１４、１５１〜１５３、１
００１〜１００４フリップフロップ １１０ パラレル変換データ保持部 １２０ 出力バッファ １２１〜１２４、１１０１、１１０２、１０１１、１０
１２ ＡＮＤ回路 １３１ シフトクロック １３２ シリアルデータ １３３ 外部出力イネーブル信号 １３４ チップセレクト １４１〜１４４ パラレルデータ １５０ コントロール部 １６１ リセットパルス発生部 １０００ アドレスレジスタ １０１０ 一致検出部 １０２０ 出力イネーブル １１００ 従来のシリアル・パラレルデータ変換装置 ２０００ シリアル・パラレルデータ変換装置 ３０００ シリアル・パラレルデータ変換装置 ４０００ シリアル・パラレルデータ変換装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データをシリアル入力する第１の手段
   と、 上記データをパラレルデータ出力に変換する第２の手段
   と、 変換をした上記パラレルデータを外部出力制御を行なう
   第３の手段とを備え、 上記パラレル変換したデータを出力制御する情報を、上
   記シリアル入力データの一部として、上記パラレルデー
   タに変換すべきシリアルデータを入力するのと同一の端
   子から入力する、 ことを特徴とするシリアル・パラレルデータ変換装置。
2. 【請求項２】 データをシリアル入力する第１の手段
   と、 上記データをパラレルデータ出力に変換する第２の手段
   と、 変換をした上記パラレルデータの外部出力制御を行なう
   第３の手段と、 上記パラレル変換したデータを出力制御するフラグを、
   上記シリアル入力データの一部として入力し、上記パラ
   レルデータに変換するデータと、上記パラレル変換した
   データを出力制御する情報とを、上記シリアルデータと
   して、同一端子から入力する第４の手段と、 上記パラレル変換したデータを出力制御する情報を、上
   記シリアルデータ入力端子と異なる端子から入力する第
   ５の手段と、を備え、 上記第４の手段によるシリアルデータと同一端子からの
   上記出力制御する情報の入力、あるいは上記第５の手段
   による異なる端子からの入力のいずれかで、上記パラレ
   ル変換したデータの出力制御をする、 ことを特徴とするシリアル・パラレルデータ変換装置。
3. 【請求項３】 データをシリアル入力する第１の手段
   と、 上記データをパラレルデータ出力に変換する第２の手段
   と、 変換をした上記パラレルデータの外部への出力の制御を
   行なう第３の手段とを備え、 上記パラレル変換したデータを出力制御する情報を、上
   記シリアル入力データの一部として同一端子から入力す
   るシリアル・パラレルデータ変換装置であって、 複数の該シリアル・パラレルデータ変換装置が存在し、 該複数のシリアル・パラレルデータ変換装置のうちから
   上記シリアルデータを受信するシリアル・パラレルデー
   タ変換装置を特定する情報を、該シリアル・パラレルデ
   ータ変換装置のシリアルデータを入力する端子から、該
   シリアル入力データの一部として入力する第６の手段と
   を備え、 上記パラレルデータに変換すべきデータと、上記パラレ
   ル変換したデータを出力制御する情報と、上記複数のシ
   リアル・パラレルデータ変換装置のうちから上記シリア
   ルデータを受信するシリアル・パラレルデータ変換装置
   を特定する情報とを、上記シリアルデータと同一の端子
   から入力する、 ことを特徴とするシリアル・パラレルデータ変換装置。