JP2001022693A

JP2001022693A - 非同期インターフェイス付き回路

Info

Publication number: JP2001022693A
Application number: JP11194390A
Authority: JP
Inventors: Koji Usu; 浩司薄
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1999-07-08
Filing date: 1999-07-08
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】複数の電子回路をお互いに接続する場合、同
一の動作クロックを供給し、同期を取るが、不必要な電
力が消費される場合がある。別々の動作クロックを供給
しても、インターフェイスを取れるようにして、不必要
な電力の消費を避ける。【解決手段】書き込み指示信号もしくは読み出し指示
信号を入力をうけとると、その指示を処理し、処理が行
われている間そのクロック数をカウントし、カウント値
に従って処理中であることを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の電子回路をお
互いに接続するインターフェイス部分の回路もしくは構
成、または、複数の電子回路をお互いに接続するインタ
ーフェイス部分を有する回路もしくは構成に関する。

【０００２】

【従来の技術】図１８は、従来の複数の電子回路をお互
いに接続するインターフェイスの構成図である。図１８
に示すように、電子回路８９８は、他の電子回路８９５
と、データライン８９７と書き込み指示信号又は、読み
出し指示信号８９６によって接続される。電子回路８９
８と電子回路８９５には、同一の動作クロック８９９が
供給される。よって、書き込み動作又は、読み出し動作
は、動作クロック８９９を基準に動作する。

【０００３】

【発明が解決しようとする課題】従来の複数の電子回路
をお互いに接続するインターフェイス回路では、以下に
示す課題があった。（１）電子回路８９８に比べて、電子回路８９５が低速
で動作させてもその機能を満足する場合でも、同一の動
作クロック８９９が供給されるため、電子回路８９５は
不必要な電力を消費してしまう。

【０００４】（２）電子回路８９５に比べて、電子回路
８９８が低速で動作させてもその機能を満足する場合で
も、同一の動作クロック８９９が供給されるため、電子
回路８９８は不必要な電力を消費してしまう。（３）電子回路８９８と電子回路８９５に同一の動作ク
ロック８９９が供給することが不可能な場合、電子回路
８９８と電子回路８９５はインターフェイス不可能であ
る。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、複数の電子回路をお互いに接続するイ
ンターフェイス部分の回路に、書き込み指示信号もしく
は読み出し指示信号を入力する手段、これを受けて処理
する手段、クロックをカウントする手段、処理中である
ことを出力する手段を具備している。そして、書き込み
指示信号もしくは読み出し指示信号を入力する手段がこ
の指示信号をうけとると、その指示を処理する手段が動
作し、処理が行われている間そのクロックをカウントす
る手段がそのクロック数をカウントし、カウント値に従
って処理中であることを出力する手段からの信号出力が
得られる。

【０００６】

【発明の実施の形態】図１は、本発明の非同期インター
フェイス部分を有する回路構成の一例を示すブロック図
である。書き込みパルス１０２はクロックカウントブロ
ック１１０に入力され、書き込み処理命令１１２と入力
信号１０１は書き込み処理ブロック１１３に接続され
る。なお、入力信号１０１は１ビットもしくは複数ビッ
トである。なお、入力信号１０１は書き込み処理中に入
力の状態なのであり、通常双方向信号でもよい。書き込
み処理命令１１２は、書き込み処理明示信号１０３とし
て出力される。動作クロック１０４は、クロックカウン
トブロック１１０に入力され、動作クロック１０４は、
書き込み処理ブロック１１３に入力される。なお、クロ
ックカウントブロック１１０と書き込み処理ブロック１
１３に入力される動作クロックはお互いの周期の比率が
既知であればよく、必ずしも同一である必要はない。

【０００７】図２は、図１におけるクロックカウントブ
ロック１１０の一例を示す回路図である。カウンタのク
ロック２０８には、図１における動作クロック１０４が
入力される。カウンタの初段のフリップフロップ２０３
のセット端子２０１には、図１における書き込みパルス
１０２が入力される。カウンタの初段のフリップフロッ
プ２０３の出力２０９は図１における書き込み処理命令
１１２及び書き込み処理明示信号１０３である。なお、
カウンタの段数は図２に限定されるものではない。

【０００８】図３は、図１の動作を示すタイミングチャ
ートである。ＷＲＩＴＥＸは図１における書き込みパル
ス１０２である。ＣＬＫは図１における動作クロック１
０４である。ＢＵＳＹは図１における書き込み処理命令
１１２及び書き込み処理明示信号１０３である。ＷＲＩ
ＴＥＸがタイミング３０１において入力されると、ＢＵ
ＳＹがタイミング３０５で出力される。その後、タイミ
ング３０２，３０３，３０４とＣＬＫをカウントし、Ｂ
ＵＳＹがタイミング３０６で非アクティブとなる。ＢＵ
ＳＹが非アクティブになるまでのカウント数は、図１に
おける書き込み処理ブロック１１３がその処理を終了す
るのに最大いくつのクロック数が必要なのかによって決
定し、これによって図１におけるクロックカウントブロ
ック１１０のカウンタ段数を決定する。したがって以下
の効果を有する。

【０００９】（１）書き込み電子回路に比べて、被書き
込み電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
書き込み電子回路は不必要な電力を消費しない。（２）被書き込み電子回路に比べて、書き込み電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、書き込み電子回
路は不必要な電力を消費しない。

【００１０】（３）書き込み電子回路と被書き込み電子
回路に同一の動作クロックが供給することが不可能な場
合でも、書き込み電子回路と被書き込み電子回路はイン
ターフェイス可能である。図５は、本発明の非同期イン
ターフェイス部分を有する回路構成の一例を示すブロッ
ク図である。書き込み指示信号５０４が判定回路５０５
に入力されると、判定回路５０５のは、それが何回目の
信号か判断して、ｎ回目信号であればレジスタライト信
号５０３が発生し、ｍ回目信号であれば書き込みパルス
１０２が発生する。レジスタライト信号５０３が発生す
ると、レジスタ５０１は入力信号５０２を記憶する。レ
ジスタ５０１の出力は入力信号１０１に接続される。な
お、入力信号５０２及び入力信号１０１は１ビットもし
くは複数ビットである。なお、入力信号５０２及び入力
信号１０１は書き込み処理中に入力の状態なのであり、
通常双方向信号でもよい。なお、ブロック１００は図１
に示したブロック図である。

【００１１】図６は、図５の動作を示すタイミングチャ
ートである。ＷＲＥＱＸは図５における書き込み指示信
号５０４である。ＷＲＥＱＣＯＵＮＴは図５における書
き込み指示信号５０４のカウント値である。ＲＥＧＷは
図５におけるレジスタライト信号５０３である。ＲＥＧ
Ｑは図５における入力信号１０１である。ＷＲＩＴＥＸ
は図５における書き込みパルス１０２である。ＣＬＫは
図５における動作クロック１０４である。ＢＵＳＹは図
５における書き込み処理命令１１２及び書き込み処理明
示信号１０３である。

【００１２】ＷＲＥＱＸがタイミング６０１において入
力されると、そのカウント数はＷＲＥＱＣＯＵＮＴとし
て記憶される。タイミング６０１では１回目つまり、図
５の説明におけるｎ回目なので、タイミング６０３にお
いてＲＥＧＷが発生すると図５におけるレジスタ５０１
は入力信号５０２を記憶しＲＥＧＱを更新する。タイミ
ング６０２では２回目つまり、図５の説明におけるｍ回
目なので、この時、ＷＲＩＴＥＸがタイミング６０４に
おいて発生して、ＢＵＳＹがタイミング６０８で出力さ
れる。その後、タイミング６０５，６０６，６０７とＣ
ＬＫをカウントし、ＢＵＳＹがタイミング６０９で非ア
クティブとなる。ＢＵＳＹが非アクティブになるまでの
カウント数は、図５における書き込み処理ブロック１１
３がその処理を終了するのに最大いくつのクロック数が
必要なのかによって決定し、これによって図５における
クロックカウントブロック１１０のカウンタ段数を決定
する。なおＲＥＧＱは図５における書き込み処理ブロッ
ク１１３に接続されており、書き込み処理ブロック１１
３内部のレジスタのアドレッシングもしくは命令コード
もしくは被記録データなどに用いられる。したがって以
下の効果を有する。

【００１３】（１）書き込み電子回路に比べて、被書き
込み電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
書き込み電子回路は不必要な電力を消費しない。（２）被書き込み電子回路に比べて、書き込み電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、書き込み電子回
路は不必要な電力を消費しない。

【００１４】（３）書き込み電子回路と被書き込み電子
回路に同一の動作クロックが供給することが不可能な場
合でも、書き込み電子回路と被書き込み電子回路はイン
ターフェイス可能である。（４）ＲＥＧＱは書き込み処理ブロックに接続されてお
り、書き込み処理ブロックの処理を容易にする。

【００１５】図７は、本発明の非同期インターフェイス
部分を有する回路構成の一例を示すブロック図である。
書き込み指示信号７０５が判定回路７０６に入力されて
いる間に、シリアルクロック７０４の入力を、判定回路
７０６が受けるとレジスタライト信号７０３が発生し、
レジスタ７０１は入力信号７０２を記憶する。レジスタ
７０１の出力は入力信号１０１に接続される。なお、入
力信号７０２及び入力信号１０１は１ビットもしくは複
数ビットである。また、入力信号７０２及び入力信号１
０１は書き込み処理中に入力の状態なのであり、通常双
方向信号でもよい。また、レジスタ７０１はシリアル−
パラレル変換の機能を持ち、入力信号７０２はシリアル
であり、入力信号１０１はパラレルである。レジスタ７
０１への書き込みが終了すると、書き込みパルス１０２
が発生する。なお、ブロック１００は図１に示したブロ
ック図である。

【００１６】図８は、図７の動作を示すタイミングチャ
ートである。ＷＲＥＱＸは図７における書き込み指示信
号７０５である。ＲＥＧＷは図７におけるシリアルクロ
ック７０４である。ＲＥＧＱは図７における入力信号１
０１である。ＷＲＩＴＥＸは図７における書き込みパル
ス１０２である。ＣＬＫは図７における動作クロック１
０４である。ＢＵＳＹは図７における書き込み処理命令
１１２及び書き込み処理明示信号１０３である。

【００１７】ＷＲＥＱＸがタイミング８０１からタイミ
ング８０２の期間入力され、又その間にＲＥＧＷが入力
される。その結果、図７におけるレジスタ７０１は入力
信号７０２を記憶しＲＥＧＱを更新する。タイミング８
０３ではＲＥＧＱが所望の値に更新されるので、この
時、ＷＲＩＴＥＸがタイミング８０４において発生し
て、ＢＵＳＹがタイミング８０８で出力される。その
後、タイミング８０５，８０６，８０７とＣＬＫをカウ
ントし、ＢＵＳＹがタイミング８０９で非アクティブと
なる。ＢＵＳＹが非アクティブになるまでのカウント数
は、図７における書き込み処理ブロック１１３がその処
理を終了するのに最大いくつのクロック数が必要なのか
によって決定し、これによって図７におけるクロックカ
ウントブロック１１０のカウンタ段数を決定する。した
がって以下の効果を有する。

【００１８】（１）書き込み電子回路に比べて、被書き
込み電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
書き込み電子回路は不必要な電力を消費しない。（２）被書き込み電子回路に比べて、書き込み電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、書き込み電子回
路は不必要な電力を消費しない。

【００１９】（３）書き込み電子回路と被書き込み電子
回路に同一の動作クロックが供給することが不可能な場
合でも、書き込み電子回路と被書き込み電子回路はイン
ターフェイス可能である。（４）入力信号をシリアルで入力できるので、書き込み
電子回路と被書き込み電子回路間の信号数を削減でき
る。

【００２０】図９は、本発明の非同期インターフェイス
部分を有する回路構成の一例を示すブロック図である。
読み出し指示信号９０９が判定回路９１４に入力される
と、判定回路９１４は、それが何回目の信号か判断し
て、出力指示信号９１５が出力される。レジスタ９０６
はｎ回目信号であれば読み出しパルス９０２が発生し、
ｍ回目信号であればレジスタ９０６に記憶された値９０
７を出力する。読み出しパルス９０２はクロックカウン
トブロック９１０に入力され、読み出し処理命令９１２
は読み出し処理ブロック９１３に接続される。読み出し
処理ブロック９１３の読み出しデータ９０１及びレジス
タライト信号９０８はレジスタ９０６に接続される。な
お、記憶されたデータ９０７及びは読み出しデータ９０
１は１ビットもしくは複数ビットである。なお、記憶さ
れたデータ９０７及びは読み出しデータ９０１は読み出
し処理中に出力の状態なのであり、通常双方向信号でも
よい。読み出し処理命令９１２は、読み出し処理明示信
号９０３として出力される。動作クロック９０４は、ク
ロックカウントブロック９１０に入力され、動作クロッ
ク９０４は、読み出し処理ブロック９１３に入力され
る。なお、クロックカウントブロック９１０と読み出し
処理ブロック９１３に入力される動作クロックはお互い
の周期の比率が既知であればよく、必ずしも同一である
必要はない。

【００２１】図１２は、図９におけるクロックカウント
ブロック９１０の一例を示す回路図である。カウンタの
クロック２９８には、図９における動作クロック９０４
が入力される。カウンタの初段のフリップフロップ２９
３のセット端子２９１には、図９における読み出しパル
ス９０２が入力される。カウンタの初段のフリップフロ
ップ２９３の出力２９９は図９における読み出し処理命
令９１２及び読み出し処理明示信号９０３である。な
お、カウンタの段数は図１２に限定されるものではな
い。

【００２２】図１０は、図９の動作を示すタイミングチ
ャートである。ＲＲＥＱＸは図９における読み出し指示
信号９０９である。ＲＲＥＱＣＯＵＮＴは図９における
読み込み指示信号９０９のカウント値である。ＲＥＧＷ
は図９におけるレジスタライト信号９０８である。ＲＥ
ＧＱは図９における記憶されたデータ９０７である。Ｒ
ＥＡＤＸは図９における読み出しパルス９０２である。
ＣＬＫは図９における動作クロック９０４である。ＢＵ
ＳＹは図９における読み出し処理命令９１２及び読み出
し処理明示信号９０３である。

【００２３】ＲＲＥＱＸがタイミング１９９において入
力されると、そのカウント数はＲＲＥＱＣＯＵＮＴとし
て記憶される。タイミング１９９では１回目つまり、図
９の説明におけるｎ回目なので、ＲＥＡＤＸがタイミン
グ１９６において入力されると、ＢＵＳＹがタイミング
１９２で出力される。その後、タイミング１９５，１９
４，１９３とＣＬＫをカウントし、ＢＵＳＹがタイミン
グ１９１で非アクティブとなる。ＢＵＳＹが非アクティ
ブになるまでのカウント数は、図９における読み出し処
理ブロック９１３がその処理を終了するのに最大いくつ
のクロック数が必要なのかによって決定し、これによっ
て図９におけるクロックカウントブロック９１０のカウ
ンタ段数を決定する。タイミング１９７において図９に
おける読み出し処理ブロック９１３がその処理を終了
し、ＲＥＧＷを発生する。タイミング１９７においてＲ
ＥＧＷが発生すると図９におけるレジスタ９０６は読み
出しデータ９０１を記憶しＲＥＧＱを更新する。ＲＲＥ
ＱＸがタイミング１９８において入力されると、そのカ
ウント数はＲＲＥＱＣＯＵＮＴとして記憶される。タイ
ミング１９８では２回目つまり、図９の説明におけるｍ
回目なので、レジスタ９０６に記憶されたデータ９０７
を出力する。したがって以下の効果を有する。

【００２４】（１）読み出し電子回路に比べて、被読み
出し電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
読み出し電子回路は不必要な電力を消費しない。（２）被読み出し電子回路に比べて、読み出し電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、読み出し電子回
路は不必要な電力を消費しない。

【００２５】（３）読み出し電子回路と被読み出し電子
回路に同一の動作クロックが供給することが不可能な場
合でも、読み出し電子回路と被読み出し電子回路はイン
ターフェイス可能である。図１３は、本発明の非同期イ
ンターフェイス部分を有する回路構成の一例を示すブロ
ック図である。書き込み指示信号３９８が入力されると
レジスタ３９７は入力信号３９９を記憶する。レジスタ
３９７の出力は読み出し処理ブロック９１３に接続され
る。なお、入力信号３９９及びレジスタ３９７の出力は
１ビットもしくは複数ビットである。なお、入力信号３
９９は通常双方向信号でもよい。なお、ブロック９００
は図９に示したブロック図である。

【００２６】図１４は、図１３の動作を示すタイミング
チャートである。ＷＡＤＤＲは図１３における書き込み
指示信号３９８である。ＡＤＤＲは図１３におけるレジ
スタ３９７の出力である。ＲＲＥＱＸは図１３における
読み出し指示信号９０９である。ＲＲＥＱＣＯＵＮＴは
図１３における読み出し指示信号９０９のカウント値で
ある。ＲＥＧＷは図１３におけるレジスタライト信号９
０８である。ＲＥＧＱは図１３における記憶されたデー
タ９０７である。ＲＥＡＤＸは図１３における読み出し
パルス９０２である。ＣＬＫは図１３における動作クロ
ック９０４である。ＢＵＳＹは図１３における読み出し
処理命令９１２及び読み出し処理明示信号９０３であ
る。書き込み指示信号３９８がタイミング４９０におい
て入力されると図１３におけるレジスタ３９７は入力信
号３９９を記憶しＡＤＤＲを更新する。

【００２７】ＲＲＥＱＸがタイミング４９９において入
力されると、そのカウント数はＲＲＥＱＣＯＵＮＴとし
て記憶される。タイミング４９９では１回目つまり、図
１３の説明におけるｎ回目なので、ＲＥＡＤＸがタイミ
ング４９６において入力されると、ＢＵＳＹがタイミン
グ４９２で出力される。その後、タイミング４９５，４
９４，４９３とＣＬＫをカウントし、ＢＵＳＹがタイミ
ング４９１で非アクティブとなる。ＢＵＳＹが非アクテ
ィブになるまでのカウント数は、図１３における読み出
し処理ブロック９１３がその処理を終了するのに最大い
くつのクロック数が必要なのかによって決定し、これに
よって図１３におけるクロックカウントブロック９１０
のカウンタ段数を決定する。タイミング４９７において
図１３における読み出し処理ブロック９１３がその処理
を終了し、ＲＥＧＷを発生する。タイミング４９７にお
いてＲＥＧＷが発生すると図１３におけるレジスタ９０
６は読み出しデータ９０１を記憶しＲＥＧＱを更新す
る。ＲＲＥＱＸがタイミング４９８において入力される
と、そのカウント数はＲＲＥＱＣＯＵＮＴとして記憶さ
れる。タイミング４９８では２回目つまり、図１３の説
明におけるｍ回目なので、レジスタ９０６に記憶された
データ９０７を出力する。なおＡＤＤＲは図１３におけ
る書き込み処理ブロック９１３に接続されており、書き
込み処理ブロック９１３内部のレジスタのアドレッシン
グもしくは命令コードもしくは被記録データなどに用い
られる。したがって以下の効果を有する。

【００２８】（１）読み出し電子回路に比べて、被読み
出し電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
読み出し電子回路は不必要な電力を消費しない。（２）被読み出し電子回路に比べて、読み出し電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、読み出し電子回
路は不必要な電力を消費しない。

【００２９】（３）読み出し電子回路と被読み出し電子
回路に同一の動作クロックが供給することが不可能な場
合でも、読み出し電子回路と被読み出し電子回路はイン
ターフェイス可能である。（４）ＡＤＤＲは読み出し処理ブロックに接続されてお
り、読み出し処理ブロックの処理を容易にする。

【００３０】図１５は、本発明の非同期インターフェイ
ス部分を有する回路構成の一例を示すブロック図であ
る。読み出し指示信号５９６が入力されている間に、シ
リアルクロック５９９の入力を受けると、それが何回目
の信号か判断して、ｎ回目信号であれば読み出しパルス
９０２が発生し、レジスタ９０６から読み出しデータ９
０７を出力する。なお、レジスタ５９７はパラレル−シ
リアル変換の機能を持ち、出力信号５９８はシリアルで
あり、読み出しデータ９０７はパラレルである。なお、
出力信号５９８は読み出し処理中に出力の状態なのであ
り、通常双方向信号でもよい。さらに、シリアルクロッ
ク５９９の入力を受けると、読み出しデータ９０７をレ
ジスタ５９７でパラレル−シリアル変換した結果を出力
信号５９８がシリアル出力する。なお、ブロック９００
は図９に示したブロック図である。

【００３１】図１６は、図１５の動作を示すタイミング
チャートである。ＳＥＲＩＡＬＯＵＴＰＵＴは図１５
における出力信号５９８である。ＳＣＬＫは図１５にお
けるシリアルクロック５９９である。ＲＲＥＱＸは図１
５における読み出し指示信号５９６である。ＳＣＬＫＣ
ＯＵＮＴは図１５におけるシリアルクロック５９９のカ
ウント値である。ＲＥＧＷは図１５におけるレジスタラ
イト信号９０８である。ＲＥＧＱは図１５における読み
出しデータ９０７である。ＲＥＡＤＸは図１５における
読み出しパルス９０２である。ＣＬＫは図１５における
動作クロック９０４である。ＢＵＳＹは図１５における
読み出し処理命令９１２及び読み出し処理明示信号９０
３である。

【００３２】ＲＲＥＱＸが入力されている間に、タイミ
ング６９９からタイミング６９７のようにＳＣＬＫを入
力する。ＳＣＬＫ入力されると、そのカウント数はＳＣ
ＬＫＣＯＵＮＴとして記憶される。それがシリアルクロ
ックの８回目つまり、図１５の説明におけるｎ回目信号
なのでタイミング６９６でＲＥＡＤＸが入力されると、
ＢＵＳＹがタイミング６９２で出力される。その後、タ
イミング６９５，６９４，６９３とＣＬＫをカウント
し、ＢＵＳＹがタイミング６９１で非アクティブとな
る。ＢＵＳＹが非アクティブになるまでのカウント数
は、図１５における読み出し処理ブロック９１３がその
処理を終了するのに最大いくつのクロック数が必要なの
かによって決定し、これによって図１５におけるクロッ
クカウントブロック９１０のカウンタ段数を決定する。
タイミング６９０において図１５における読み出し処理
ブロック９１３がその処理を終了し、ＲＥＧＷを発生す
る。タイミング６９０においてＲＥＧＷが発生すると図
１５におけるレジスタ９０６は読み出しデータ９０１を
記憶しＲＥＧＱを更新する。さらにタイミング６９８よ
りＳＣＬＫを入力すると、図１５における読み出しデー
タ９０７をレジスタ５９７でパラレル−シリアル変換し
た結果のＳＥＲＩＡＬＯＵＴＰＵＴがシリアル出力す
る。したがって以下の効果を有する。

【００３３】（１）読み出し電子回路に比べて、被読み
出し電子回路が低速で動作させてもその機能を満足する
場合、個々の適当な動作クロックが供給されるため、被
読み出し電子回路は不必要な電力を消費しない。（２）被読み出し電子回路に比べて、読み出し電子回路
が低速で動作させてもその機能を満足する場合、個々の
適当な動作クロックが供給されるため、読み出し電子回
路は不必要な電力を消費しない。

【００３４】（３）読み出し電子回路と被読み出し電子
回路に同一の動作クロックが供給することが不可能な場
合でも、読み出し電子回路と被読み出し電子回路はイン
ターフェイス可能である。（４）出力信号をシリアルで出力できるので、読み出し
電子回路と被読み出し電子回路間の信号数を削減でき
る。

【００３５】図１７は、本発明の非同期インターフェイ
ス部分を有する回路構成の一部であるクロックカウント
部を構成する別の例を示す回路図である。ワンショット
パルス発生回路７９８には書き込み指示信号もしくは読
み出し指示信号７９９が入力される。ワンショットパル
ス発生回路７９８によって、書き込み指示信号もしくは
読み出し指示信号７９９は適当なパルス幅に加工され
る。ワンショットパルス発生回路７９８は動作クロック
２０８を入力し、動作クロック２０８と同期したワンシ
ョットパルスを発生してもよいし、マルチバイブレータ
などで非同期に発生してもよい。なお、ブロック２００
は図２に示したブロック図もしくは図１２に示したブロ
ック図である。この例では、書き込み指示信号もしくは
読み出し指示信号７９９が動作クロック２０８にたいし
てとても長いパルスであっても、他の電子回路と本発明
の電子回路は正確にインターフェイス可能である。

【００３６】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。（１）第一実施例図４は本発明の非同期インターフェイス付き回路の第一
実施例のブロック図である。本発明の第一実施例は、複
数の電子回路をお互いに接続するインターフェイスの構
成において、書き込み電子回路と、本発明による被書き
込み電子回路の構成である。電子回路１００はこれまで
説明してきた図１を示すが、図５及び図７をも含む。電
子回路１００は、他の電子回路４０１と、データライン
１０１と書き込み指示信号１０２と、書き込み処理明示
信号１０３によって接続される。電子回路１００には動
作クロック１０４が供給される。電子回路４０１には動
作クロック４０２が供給される。このように構成すれ
ば、電子回路４０１と、電子回路１００に個々に適当な
動作クロックが供給できるため、個々の電子回路に同一
の動作クロックが供給することが不可能な場合でも、書
き込み電子回路と被書き込み電子回路はインターフェイ
ス可能であり、また個々の電子回路は不必要な電力を消
費しない。

【００３７】（２）第二実施例図１１は本発明の非同期インターフェイス付き回路の第
二実施例のブロック図である。本発明の第二実施例は、
複数の電子回路をお互いに接続するインターフェイスの
構成において、読み出し電子回路と、本発明による被読
み出し電子回路の構成である。電子回路９００はこれま
で説明してきた図９を示すが、図１３及び図１５をも含
む。電子回路９００は、他の電子回路１７６と、データ
ライン９０７と読み出し指示信号９０９と、読み出し処
理明示信号９０３によって接続される。電子回路９００
には動作クロック９０４が供給される。電子回路１７６
には動作クロック１７７が供給される。このように構成
すれば、電子回路１７６と、電子回路９００に個々の適
当な動作クロックが供給できるため、個々の電子回路に
同一の動作クロックが供給することが不可能な場合で
も、読み出し電子回路と被読み出し電子回路はインター
フェイス可能であり、また個々の電子回路は不必要な電
力を消費しない。

【００３８】

【発明の効果】この発明は、以上説明したように、非同
期インターフェイス付き回路において、書き込み指示信
号もしくは読み出し指示信号を入力するとこれを受けて
処理する回路と、そのインターフェイス部分の回路に、
書き込み指示信号もしくは読み出し指示信号を入力する
と、これを受けて処理する回路が処理に必要とする最大
のクロックをカウントする回路と、処理中であることを
示す回路とを有する構成としたので、以下に記載する効
果を有する。

【００３９】（１）他の電子回路に比べて、本発明の電
子回路が低速で動作させてもその機能を満足する場合、
個々の適当な動作クロックが供給されるため、本発明の
電子回路は不必要な電力を消費しない。（２）本発明の電子回路に比べて、他の電子回路が低速
で動作させてもその機能を満足する場合、個々の適当な
動作クロックが供給されるため、他の電子回路は不必要
な電力を消費しない。

【００４０】（３）他の電子回路と本発明の電子回路に
同一の動作クロックが供給することが不可能な場合で
も、他の電子回路と本発明の電子回路はインターフェイ
ス可能である。さらに、レジスタと、書き込み指示信号
もしくは読み出し指示信号を入力するとこれをカウント
する回路と、そのカウント値にしたがって書き込み指示
信号もしくは読み出し指示信号を処理するかあるいは、
レジスタに入力信号を記憶するかを判断する回路と、レ
ジスタの出力を書き込み指示信号もしくは読み出し指示
信号を処理する回路に接続するとを有する構成としたの
で、以下に記載する効果を有する。

【００４１】（４）レジスタ出力は書き込み指示信号も
しくは読み出し指示信号を処理する回路に接続されてお
り、その処理を容易にする。さらに、レジスタと、他の
電子回路と本発明の電子回路で受け渡される複数ビット
信号をシリアル−パラレル変換する回路と、シリアル−
パラレル変換する回路に入力されるシリアルクロックを
カウントする回路と、そのカウント値にしたがって書き
込み指示信号もしくは読み出し指示信号を処理するかあ
るいは、レジスタのシリアル入力出力するかを判断する
回路と、レジスタの入力出力を書き込み指示信号もしく
は読み出し指示信号を処理する回路に接続するとを有す
る構成としたので、以下に記載する効果を有する。

【００４２】（５）入力信号もしくは出力信号をシリア
ルで入力もしくは出力できるので、他の電子回路と本発
明の電子回路間の信号数を削減できる。さらに、書き込
み指示信号もしくは読み出し指示信号を適当なパルス幅
に加工するワンショットパルス発生回路を有する構成と
したので、以下に記載する効果を有する。

【００４３】（６）書き込み指示信号もしくは読み出し
指示信号が動作クロックにたいしてとても長いパルスで
あっても、他の電子回路と本発明の電子回路は正確にイ
ンターフェイス可能である。

【図面の簡単な説明】

【図１】本発明の非同期インターフェイス付き回路の構
成を示すブロック図である。

【図２】本発明の非同期インターフェイス付き回路の一
部を示す回路図である。

【図３】本発明の非同期インターフェイス付き回路の動
作を示すタイミングチャート図である。

【図４】本発明の非同期インターフェイス付き回路の第
一実施例のブロック図である。

【図５】本発明の非同期インターフェイス付きレジスタ
付き回路の構成を示すブロック図である。

【図６】本発明の非同期インターフェイス付きレジスタ
付き回路の動作を示すタイミングチャート図である。

【図７】本発明の非同期インターフェイス付きシリアル
−パラレル変換付き回路の構成を示すブロック図であ
る。

【図８】本発明の非同期インターフェイス付きシリアル
−パラレル変換付き回路の動作を示すタイミングチャー
ト図である。

【図９】本発明の非同期インターフェイス付き回路の構
成を示すブロック図である。

【図１０】本発明の非同期インターフェイス付き回路の
動作を示すタイミングチャート図である。

【図１１】本発明の非同期インターフェイス付き回路の
第二実施例のブロック図である。

【図１２】本発明の非同期インターフェイス付き回路の
一部を示す回路図である。

【図１３】本発明の非同期インターフェイス付きレジス
タ付き回路の構成を示すブロック図である。

【図１４】本発明の非同期インターフェイス付きレジス
タ付き回路の動作を示すタイミングチャート図である。

【図１５】本発明の非同期インターフェイス付きシリア
ル−パラレル変換付き回路の構成を示すブロック図であ
る。

【図１６】本発明の非同期インターフェイス付きシリア
ル−パラレル変換付き回路の動作を示すタイミングチャ
ート図である。

【図１７】本発明の非同期インターフェイス付きワンシ
ョットパルス発生回路付き回路の一部を示す回路図であ
る。

【図１８】従来の複数の電子回路をお互いに接続するイ
ンターフェイスの構成図である。

【符号の説明】

１００非同期インターフェイス付き回路１０１入力信号１０２書き込みパルス１０３書き込み処理明示信号１０４動作クロック１１０クロックカウントブロック１１２書き込み処理命令１１３書き込み処理ブロック１７６読み出し回路１７７動作クロック１９１、１９２、１９３、１９４、１９５、１９６、１
９７、１９８、１９９タイミング２０１書き込みパルス２０３フリップフロップ２０８動作クロック２０９書き込み処理命令２９１読み出しパルス２９３フリップフロップ２９８動作クロック２９９読み出し処理命令３０１、３０２、３０３、３０４、３０５、３０６
タイミング３９７レジスタ３９８書き込み指示信号３９９入力信号４０１書き込み回路４０２動作クロック４９０、４９１、４９２、４９３、４９４、４９５、４
９６、４９７、４９８、４９９タイミング５０１レジスタ５０２入力信号５０３レジスタライト信号５０４書き込み指示信号５９６読み出し指示信号５９７シリアル−パラレル変換回路５９８出力信号５９９シリアルクロック６０１、６０２、６０３、６０４、６０５、６０６、６
０７、６０８、６０９、６９０、６９１、６９２、６９
３、６９４、６９５、６９６、６９７、６９８、６９９
タイミング７０１シリアル−パラレル変換回路７０２入力信号７０３レジスタライト信号７０４シリアルクロック７０５書き込み指示信号７９８ワンショットパルス発生回路７９９書き込み指示信号もしくは読み出し指示信号８０１、８０２、８０３、８０４、８０５、８０６、８
０７、８０８、８０９タイミング９００非同期インターフェイス付き回路９０１読み出しデータ９０２読み出しパルス９０３読み出し処理明示信号９０４動作クロック９１０クロックカウントブロック９１２読み出し処理命令９１３読み出し処理ブロック９０６レジスタ９０７入力信号９０９読み出し指示信号

Claims

【特許請求の範囲】

【請求項１】動作クロックによって動作して、書き込
みパルスが入力される手段と、書き込みパルスが入力さ
れると入力信号を書き込む手段と、入力信号を書き込む
処理を行っているか否の信号を出力する手段とを有する
非同期インターフェイス付き回路。
【請求項２】請求項１において、書き込み指示信号が
入力されると手段と、ｎ回目の書き込み指示信号が入力
されたと判断した信号と、入力信号を記憶する手段と、
ｍ回目の書き込み指示信号が入力されたと判断して書き
込みパルスを発生する手段とを有する非同期インターフ
ェイス付き回路。
【請求項３】請求項１又は請求項２において、書き込
みの指示信号が入力されている間にシリアルクロックを
入力する手段と、書き込みの指示信号が入力されている
間にシリアルクロックを入力されたと判断した信号と、
入力信号を記憶する手段とを有する非同期インターフェ
イス付き回路。
【請求項４】動作クロックによって動作して、読み出
し指示信号が入力される手段と、ｎ回目の読み出し指示
信号が入力されたと判断すると読み出しパルスを発生す
る手段と、読み出しパルスが入力される手段と、読み出
しパルスが入力されると読み出しデータを読み出す手段
と、読み出しデータを記憶するパルスと、読み出しデー
タを記憶する手段と、読み出しデータを記憶する処理を
行っているか否の信号を出力する手段と、ｍ回目の読み
出し指示信号が入力されたと判断すると記憶された出力
データを出力する手段とを有する非同期インターフェイ
ス付き回路。
【請求項５】請求項４において、書き込み指示信号が
入力されると入力信号を記憶する手段とを有する非同期
インターフェイス付き回路。
【請求項６】請求項４又は請求項５において、読み出
しの指示信号が入力されている間にシリアルクロックを
入力する手段と、読み出しの指示信号が入力されている
間にシリアルクロックを入力すると、読み出しデータを
記憶する手段と、出力する手段とを有する非同期インタ
ーフェイス付き回路。
【請求項７】請求項１又は請求項２又は請求項３又は
請求項４又は請求項５又は請求項６において、書き込み
パルスもしくは読み出しパルスをワンショットパルスに
変換する手段を有する非同期インターフェイス付き回
路。