JPS584420A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS584420A JPS584420A JP10257281A JP10257281A JPS584420A JP S584420 A JPS584420 A JP S584420A JP 10257281 A JP10257281 A JP 10257281A JP 10257281 A JP10257281 A JP 10257281A JP S584420 A JPS584420 A JP S584420A
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- JP
- Japan
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- register
- data
- bus
- registers
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は７．信号処理装置等においてパスを介してデー
タ転送を行うに際し、ゲート規模の小さいラッチ回路を
用いたレジスタを使用して、正しくデータの転送を行う
ことがで龜る方式に関するものである。
タ転送を行うに際し、ゲート規模の小さいラッチ回路を
用いたレジスタを使用して、正しくデータの転送を行う
ことがで龜る方式に関するものである。
ディジタル信号処理装置においては、データ処理のため
パスを介してデータ転送を行う際、各種のレジスタを使
用してデータを一時的に蓄積することが必要になる。こ
のようなデータの一時記憶のためのレジスタとしては専
らアリツブフロップが用いられ、構成が簡単なラッチ回
路は用いられなかった。これは７リツプツーツプを用い
えレジスタの場合嬬、レジスタへの入力がそのｉまパス
に出てゆくことがなく、従って各レジスタに同一のクロ
ックを使用してデータ転送を正しく実行することがで龜
るのに対し、ラッチ回路を用い九レジスタの場合は、ク
ロックが有意状１１Ｋする期間中、入力信号がその１１
出力信号として現れる丸め、出力状態が決定せず、従っ
であるレジスタから次のレジスタヘデータを転送する１
１．情報源側のレジスタを書替えながら以前のデータを
次のレジスタへ転送することは同一のタロツクを用ｉて
実行することができないためである。
パスを介してデータ転送を行う際、各種のレジスタを使
用してデータを一時的に蓄積することが必要になる。こ
のようなデータの一時記憶のためのレジスタとしては専
らアリツブフロップが用いられ、構成が簡単なラッチ回
路は用いられなかった。これは７リツプツーツプを用い
えレジスタの場合嬬、レジスタへの入力がそのｉまパス
に出てゆくことがなく、従って各レジスタに同一のクロ
ックを使用してデータ転送を正しく実行することがで龜
るのに対し、ラッチ回路を用い九レジスタの場合は、ク
ロックが有意状１１Ｋする期間中、入力信号がその１１
出力信号として現れる丸め、出力状態が決定せず、従っ
であるレジスタから次のレジスタヘデータを転送する１
１．情報源側のレジスタを書替えながら以前のデータを
次のレジスタへ転送することは同一のタロツクを用ｉて
実行することができないためである。
ＪＩＩＩＩ５７Ａは一般的なマスク・スレーブ・フリッ
プ・７ｃＩソツと、一般的なラッチ回路との構成を示し
ている。同図において、（ａ）はマスク・スレーブ・フ
リップ・フロップ、申）はラッチ回路の構成を示し、そ
れぞれにおいて、Ｄはデータ入力端子、ＣＬＫはクロッ
ク入力端子、Ｑは出力端子、Ｑは反転出力端子である。
プ・７ｃＩソツと、一般的なラッチ回路との構成を示し
ている。同図において、（ａ）はマスク・スレーブ・フ
リップ・フロップ、申）はラッチ回路の構成を示し、そ
れぞれにおいて、Ｄはデータ入力端子、ＣＬＫはクロッ
ク入力端子、Ｑは出力端子、Ｑは反転出力端子である。
また０１〜Ｇ１２ 紘ゲートを示し、ＩＮｖ１〜ＩＮＶ
３Ｆｉインバータである。
３Ｆｉインバータである。
を九第２図はマスク・スレーブ・フリップ・フロップと
ラッチ回路との動作を説明している。同図において、（
＆）はデータ入力を示し、伽）はクロック入力を示して
いる。（０）はフリップ・７０ツブにおけるｑ出力を示
し、りａツク信号の立下９時点でデータ入力を読込んで
、次のクロック信号の立下ｐでデータが書替えられるま
で保持することが示されている。を九（ｄ）・はラッチ
回路におけるＱ出力を示し、クロック信号が有意状態に
なる期間中データ入力を読込んでそのｉｔ出・力し、ク
ロック信号が有意でないときその直−の状態を保持する
ことが示されている。
ラッチ回路との動作を説明している。同図において、（
＆）はデータ入力を示し、伽）はクロック入力を示して
いる。（０）はフリップ・７０ツブにおけるｑ出力を示
し、りａツク信号の立下９時点でデータ入力を読込んで
、次のクロック信号の立下ｐでデータが書替えられるま
で保持することが示されている。を九（ｄ）・はラッチ
回路におけるＱ出力を示し、クロック信号が有意状態に
なる期間中データ入力を読込んでそのｉｔ出・力し、ク
ロック信号が有意でないときその直−の状態を保持する
ことが示されている。
第２ａｉ３から明らかなように、〜フリッ°プ・フロッ
プの場合は、り、ＣＩフッタ号の立下〕ごとにデータを
読込んで次の書替え壕で保持し、クロック信号が有意状
態でもデータ入力がそのまま出方に現れること社ないが
、ラッチ回路の場合はタロツク信号が有意状態では、デ
ータ入力がそのまま出力に現れる。このような性質があ
る丸め、ラッチ囲路をデータ転送用のレジスタとして用
いることは、従来、困難で６つ九。
プの場合は、り、ＣＩフッタ号の立下〕ごとにデータを
読込んで次の書替え壕で保持し、クロック信号が有意状
態でもデータ入力がそのまま出方に現れること社ないが
、ラッチ回路の場合はタロツク信号が有意状態では、デ
ータ入力がそのまま出力に現れる。このような性質があ
る丸め、ラッチ囲路をデータ転送用のレジスタとして用
いることは、従来、困難で６つ九。
嬉３図はフリップ・７ａツブを用％Ａ九レジスタを使用
、して、データ転送を行う場合の動作を説明してｉる。
、して、データ転送を行う場合の動作を説明してｉる。
同図はレジスタ３かもパスを経てレジスタ五へデータ転
送を行う楊金を示し、台レジスタに対して同一位相のタ
ロツタ信号が用いられている。第３図におｉて、−）は
レジスタ冨の入力を示し、データ１．データｓｒｓ示の
タイミングで入力されるものとする。―）はクロック信
号を示し、ＣＬＫＩ 、ＣＬＫＩ線それぞれレジスタ１
．レジスタＩＫ対するクロックを示している５（ａ）ａ
レジスタからパスへのデータ送出を可能にするイネーブ
ル信号であって、レジスタ３に対するイネーブル信号Ｃ
ＮＴ２が示されておシ、その＠Ｏｍによってイネーブル
の状態となる。（ｄ）はレジスタ３の出力を示し、クロ
ツタ信号の立下）によ２てデータ１．データ２が順次レ
ジスタ８に読込膚れて出力が生じることが示されている
。（ｅ）はパス上のデータを示し、゛イネーブル信号Ｃ
ＮＴ！によって、レジスタ３におけるデータｌが出力さ
れている。（ｆ）ａレジスタｌの出力を示し、りａツク
の立下ｐによって、パス上のデータ１が読込まれて出力
されることが示されてｉる。
送を行う楊金を示し、台レジスタに対して同一位相のタ
ロツタ信号が用いられている。第３図におｉて、−）は
レジスタ冨の入力を示し、データ１．データｓｒｓ示の
タイミングで入力されるものとする。―）はクロック信
号を示し、ＣＬＫＩ 、ＣＬＫＩ線それぞれレジスタ１
．レジスタＩＫ対するクロックを示している５（ａ）ａ
レジスタからパスへのデータ送出を可能にするイネーブ
ル信号であって、レジスタ３に対するイネーブル信号Ｃ
ＮＴ２が示されておシ、その＠Ｏｍによってイネーブル
の状態となる。（ｄ）はレジスタ３の出力を示し、クロ
ツタ信号の立下）によ２てデータ１．データ２が順次レ
ジスタ８に読込膚れて出力が生じることが示されている
。（ｅ）はパス上のデータを示し、゛イネーブル信号Ｃ
ＮＴ！によって、レジスタ３におけるデータｌが出力さ
れている。（ｆ）ａレジスタｌの出力を示し、りａツク
の立下ｐによって、パス上のデータ１が読込まれて出力
されることが示されてｉる。
嬉３図に示されるごとく、フリップ・７０ツブを用いた
レジスタを使用してデータ転送を行う場合は、同一位相
のクロック信号によって、クロックの１周期ごとにデー
タをレジスタから次のレジスタに転送する、正しいデー
タ転送を行うことかで亀る。
レジスタを使用してデータ転送を行う場合は、同一位相
のクロック信号によって、クロックの１周期ごとにデー
タをレジスタから次のレジスタに転送する、正しいデー
タ転送を行うことかで亀る。
第４図はラッチ回路を用いたレジスタを使用して、デー
タ転送を行う場合の動作を説明している。
タ転送を行う場合の動作を説明している。
同図は第５１ｇ１の場合と同様に、各レジスタに対して
同一位相のクロック信号を用いて、レジスタ雪からパス
を経て、レジメ／１ヘデータ転送を行う場合を示し、（
ａ） 、 （ｂ） 、 （ｃ）はそれぞれ第８ｇの場合
と同様で６る。（ｄ）はレジスタ雪の出力を示し、クロ
ック信号が有意状態になることによって、データｌおよ
びデータ８が順次読込まれて出力されることが示゛され
ている。（・）はパス上の信号を示し、イネーブル信号
ＣＮＴ２によってレジスタ８０出力ＫＴｐけるデータｌ
とデータ８が順次出力されることが示されている。（ｆ
）はレジスタ１０出力を示し、パス上の信号のうちデー
タ１はクロックが有意状態でないため出力されず、デー
タ３がクロックによって読込まれて出力されることが示
畜れてｉる。
同一位相のクロック信号を用いて、レジスタ雪からパス
を経て、レジメ／１ヘデータ転送を行う場合を示し、（
ａ） 、 （ｂ） 、 （ｃ）はそれぞれ第８ｇの場合
と同様で６る。（ｄ）はレジスタ雪の出力を示し、クロ
ック信号が有意状態になることによって、データｌおよ
びデータ８が順次読込まれて出力されることが示゛され
ている。（・）はパス上の信号を示し、イネーブル信号
ＣＮＴ２によってレジスタ８０出力ＫＴｐけるデータｌ
とデータ８が順次出力されることが示されている。（ｆ
）はレジスタ１０出力を示し、パス上の信号のうちデー
タ１はクロックが有意状態でないため出力されず、デー
タ３がクロックによって読込まれて出力されることが示
畜れてｉる。
第４図に示されるごとく、ラッチ回路を用いえレジスタ
ｔａ用してデータ転送を行おうとし丸場合は、ラッチ回
路の有す為特有Ｏ性質によって、データ転送を正しく行
うことがで自１に％Ａ０一方、フリップ・フロップ中ラ
ッチ回路を用ｉでレジスタを構成する場合、纂ＩＩＩか
らも明らかなように、７リツプ・７０ツブでＦｉ１ビッ
ト当シい。信号処理装置において鉱、データ転送のため
のレジスタ類は構成素子におけるかなプの比率を占める
が、これに７リツプ・７０ツブを用いた場合、前述のよ
うに単位ビット当シのゲート数が多いため、ＬＢＩ化を
行う上での障害となっていた。
ｔａ用してデータ転送を行おうとし丸場合は、ラッチ回
路の有す為特有Ｏ性質によって、データ転送を正しく行
うことがで自１に％Ａ０一方、フリップ・フロップ中ラ
ッチ回路を用ｉでレジスタを構成する場合、纂ＩＩＩか
らも明らかなように、７リツプ・７０ツブでＦｉ１ビッ
ト当シい。信号処理装置において鉱、データ転送のため
のレジスタ類は構成素子におけるかなプの比率を占める
が、これに７リツプ・７０ツブを用いた場合、前述のよ
うに単位ビット当シのゲート数が多いため、ＬＢＩ化を
行う上での障害となっていた。
そこでラッチ回路を用いてデータ転送を行うように構成
することができれば好都合であるが、ラッチ回路には前
述のような間厘点がある丸め、このようなことは従来性
われていなかった。
することができれば好都合であるが、ラッチ回路には前
述のような間厘点がある丸め、このようなことは従来性
われていなかった。
本発明はこのような従来技術の欠点を除去しようとする
亀のであって、その目的は、単位ビット蟲にのゲート数
が少ないラッチ回路を用いてデータ転送を行うことかで
ｌ！ｉゐようにすることによって、信号処理装置におけ
る回路規模を縮少し、ＬａＩ化を容易にすることができ
る方式を提供することにある。
亀のであって、その目的は、単位ビット蟲にのゲート数
が少ないラッチ回路を用いてデータ転送を行うことかで
ｌ！ｉゐようにすることによって、信号処理装置におけ
る回路規模を縮少し、ＬａＩ化を容易にすることができ
る方式を提供することにある。
本発明のデータ転送方゛式は、多くのレジスタによって
共用される、パスに固有のレジスタを設け、パスとレジ
スタにおけるクロックのタイｉングを適当に選ぶことに
よって、ラッチ回路によってレジスタを構成し丸場合に
おける上述のとと自問■点を解決したものである。
共用される、パスに固有のレジスタを設け、パスとレジ
スタにおけるクロックのタイｉングを適当に選ぶことに
よって、ラッチ回路によってレジスタを構成し丸場合に
おける上述のとと自問■点を解決したものである。
以下、実施例に、ついて本発明の詳細な説明する。
第Ｓ図は本発明のデータ転送方式〇一実施例の構成を示
している。同図においてｌはレジスタ、２はレジスタ１
に対する出力ゲート、３は処理ｐ′シック、４−１〜４
−Ｎ １４ レジスタ、５−１〜Ｍ−Ｎ ｔｌそれぞれ
レジスタ４−１〜４−ｗに対する出力ゲート、−はパス
、７は貌出し書込みメ峰りＣＲＡＭ）、Ｉはパスレジス
タ、９はバスレジスタＩＫ対する出力ゲートである。を
九ＣＬＫＩ 、ＣｕＩ２−１〜ＣＬＫ４−＊、ＣＬＫＩ
はそれぞれレジスタ１．レジスタ４−１〜４−Ｎ、パス
レジスタ８に対するクロック信号、ＣＬＫＲＡＭはＲＡ
Ｍ７ Ｋ対するクロック信号、ＣＮＴｌ 、ＣＮＴ４−
１〜ＣＮＴ４−ｘ、ＣＮＴＢはそれぞれレジスタ１．レ
ジスタ４−１〜４−Ｎ、パスレジスタＳに対するイネー
ブル信号そあって、それぞれゲートｓ、ゲートト１〜ｉ
ｗ。
している。同図においてｌはレジスタ、２はレジスタ１
に対する出力ゲート、３は処理ｐ′シック、４−１〜４
−Ｎ １４ レジスタ、５−１〜Ｍ−Ｎ ｔｌそれぞれ
レジスタ４−１〜４−ｗに対する出力ゲート、−はパス
、７は貌出し書込みメ峰りＣＲＡＭ）、Ｉはパスレジス
タ、９はバスレジスタＩＫ対する出力ゲートである。を
九ＣＬＫＩ 、ＣｕＩ２−１〜ＣＬＫ４−＊、ＣＬＫＩ
はそれぞれレジスタ１．レジスタ４−１〜４−Ｎ、パス
レジスタ８に対するクロック信号、ＣＬＫＲＡＭはＲＡ
Ｍ７ Ｋ対するクロック信号、ＣＮＴｌ 、ＣＮＴ４−
１〜ＣＮＴ４−ｘ、ＣＮＴＢはそれぞれレジスタ１．レ
ジスタ４−１〜４−Ｎ、パスレジスタＳに対するイネー
ブル信号そあって、それぞれゲートｓ、ゲートト１〜ｉ
ｗ。
ゲート９に対して与えられる。各イネーブル信号は、い
ずれもその″０ｍによって対応するレジスタからパスへ
のデータ読出しを可能とすること線、第３図および第４
図の場合と同様である。第Ｓ図において、各レジスタは
すべてラッチ回路で構成されている。
ずれもその″０ｍによって対応するレジスタからパスへ
のデータ読出しを可能とすること線、第３図および第４
図の場合と同様である。第Ｓ図において、各レジスタは
すべてラッチ回路で構成されている。
を九ｊＩ６図は第５図における各部信号を示すタイイン
グチヤードであって、レジスタ４−１からレジスタ１ヘ
データ転送を行う場合の動作を説明している。他のレジ
スタ４−２〜４−Ｎからレジスタ１ヘデータ転送を行う
場合も同様である。第・図において、（ａ）はレジスタ
４−１の入力を示し、データｌ、データ３が図示のタイ
ｉングで入力され九ものとする。（ｂ）はクロックＣＬ
ＫＩ 、ＣｕＩ２−１を示し、各クロック信号は同一位
相で与えられる。（Ｃ）はパスレジスタ８に対するクロ
ック信号、（６）辷レジスタ４−１に対するイネーブル
信号ＣＮＴ４−１ 、（・）はパスレジスタ８に対する
イネーブル信号ＣＮＴＢである。（ｆ）はレジスタ４−
１の出力を示し、クロック信号が有意状態になることに
よって、データ１およびデータ２が順次読込まれて出力
されることが示されている。億）はパスレジスタ８の出
力を示し、イネーブル信号ＣＮＴ４−１によってバー６
上に出力されたレジスタ４−１の出力であるデータｌが
、クロックＣＬＫＢが有意状態になつ九ことによって読
込まれて出力されることが示される。なおパスレジスタ
８からは、これ以外の期間には、レジスタ４−１を除く
他のレジスタの出力データが読込まれて出力される。（
６）はパス６上の信号を示し、扛じめイネーブル信号Ｃ
ＮＴ４−Ｉ Ｋよってレジスタ４−１ の出力であるデ
ータｌが出力されているが、−）でＭ明したようにパス
レジスタ８がデータｌを出力するようになると、１ネ一
ブル信号ＣＮＴＢによって、パスレジスタ８からも同じ
データ１が引続いて出力されることを示している。（１
）はレジスタ１の出力を示し、クロックＣＬＫＩが有意
状態になったことによって、パス上のデータ１がレジス
タＩＫＩ！込まれて出力されることが示されている。
グチヤードであって、レジスタ４−１からレジスタ１ヘ
データ転送を行う場合の動作を説明している。他のレジ
スタ４−２〜４−Ｎからレジスタ１ヘデータ転送を行う
場合も同様である。第・図において、（ａ）はレジスタ
４−１の入力を示し、データｌ、データ３が図示のタイ
ｉングで入力され九ものとする。（ｂ）はクロックＣＬ
ＫＩ 、ＣｕＩ２−１を示し、各クロック信号は同一位
相で与えられる。（Ｃ）はパスレジスタ８に対するクロ
ック信号、（６）辷レジスタ４−１に対するイネーブル
信号ＣＮＴ４−１ 、（・）はパスレジスタ８に対する
イネーブル信号ＣＮＴＢである。（ｆ）はレジスタ４−
１の出力を示し、クロック信号が有意状態になることに
よって、データ１およびデータ２が順次読込まれて出力
されることが示されている。億）はパスレジスタ８の出
力を示し、イネーブル信号ＣＮＴ４−１によってバー６
上に出力されたレジスタ４−１の出力であるデータｌが
、クロックＣＬＫＢが有意状態になつ九ことによって読
込まれて出力されることが示される。なおパスレジスタ
８からは、これ以外の期間には、レジスタ４−１を除く
他のレジスタの出力データが読込まれて出力される。（
６）はパス６上の信号を示し、扛じめイネーブル信号Ｃ
ＮＴ４−Ｉ Ｋよってレジスタ４−１ の出力であるデ
ータｌが出力されているが、−）でＭ明したようにパス
レジスタ８がデータｌを出力するようになると、１ネ一
ブル信号ＣＮＴＢによって、パスレジスタ８からも同じ
データ１が引続いて出力されることを示している。（１
）はレジスタ１の出力を示し、クロックＣＬＫＩが有意
状態になったことによって、パス上のデータ１がレジス
タＩＫＩ！込まれて出力されることが示されている。
このように＃Ｉｓ図の構成によれば、レジスタ４−１が
保持しているデータ（データｌ）をレジスタ１に送ると
同時に、新たなデータ（データ２）を受入れる、正しい
データ転送を行うことができる。
保持しているデータ（データｌ）をレジスタ１に送ると
同時に、新たなデータ（データ２）を受入れる、正しい
データ転送を行うことができる。
以上説明したように、本発明のデータ転送方式によれば
、バスに固有のレジスタを設、けてバス−と谷レジスタ
におけるクロックのタイミングを適当に選ぶことによっ
て、すべてのレジスタ、類をラッチ回路によって構成し
ても正しいデータ転送管行うことができるので、フリッ
プ・フロップによってレジスタを構成した場合に比べて
、レジスタ類のために必要とするゲート数を大幅に減少
することができ、従って信号処理装置における回路規模
を縮小することができるので、信号処理装置のＬＳＩ化
を容易にし、また集積度を向上することができて、極め
て効果的である。
、バスに固有のレジスタを設、けてバス−と谷レジスタ
におけるクロックのタイミングを適当に選ぶことによっ
て、すべてのレジスタ、類をラッチ回路によって構成し
ても正しいデータ転送管行うことができるので、フリッ
プ・フロップによってレジスタを構成した場合に比べて
、レジスタ類のために必要とするゲート数を大幅に減少
することができ、従って信号処理装置における回路規模
を縮小することができるので、信号処理装置のＬＳＩ化
を容易にし、また集積度を向上することができて、極め
て効果的である。
第１図はマスク・スレーブ・フリップ・フロップとラッ
チ回路の構成を示す回路図、第２図はマスタースレーブ
−７リツプ・フロップとラッチ回路の動作を示すタイミ
ングチャート、第３図は７リツブ・７０ツブを用いたレ
ジスタを使用してデータ転送を行う場合の動作を示すタ
イミングチャート、第４図はラッチ回路を用い九レジス
タを使用してデータ転送を行う、場合の動作を示すタイ
イングチヤード、第１ｓ図は本発明のデータ転送方式の
一実施例の構成を示すブロック図、第６図は第５図にお
ける各部信号を示すタイミングチャートである。 Ｄ・・・データ六方端子、ＣＬＫ−クロック六方端子、
Ｑ・・・出力端子、ｉ・・・反転出方端子、Ｇｌ〜Ｇ１
２・・・ゲート、Ｉ ＮＶ１〜Ｉ ＮＶ３・・・インバ
ータ、１・・・レジスー、２・・・出力ゲート、３・・
・処理−ジッタ、４−１〜４−Ｎ・・・レジスタ、５−
１〜５−Ｎ・・・出方グー）、＠・・・バス、７・・・
絖出し書込みメモリ（ＲＡＭ）、畠・・・バスレジスタ
、９・・・出力ゲート。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第５図 第６図
チ回路の構成を示す回路図、第２図はマスタースレーブ
−７リツプ・フロップとラッチ回路の動作を示すタイミ
ングチャート、第３図は７リツブ・７０ツブを用いたレ
ジスタを使用してデータ転送を行う場合の動作を示すタ
イミングチャート、第４図はラッチ回路を用い九レジス
タを使用してデータ転送を行う、場合の動作を示すタイ
イングチヤード、第１ｓ図は本発明のデータ転送方式の
一実施例の構成を示すブロック図、第６図は第５図にお
ける各部信号を示すタイミングチャートである。 Ｄ・・・データ六方端子、ＣＬＫ−クロック六方端子、
Ｑ・・・出力端子、ｉ・・・反転出方端子、Ｇｌ〜Ｇ１
２・・・ゲート、Ｉ ＮＶ１〜Ｉ ＮＶ３・・・インバ
ータ、１・・・レジスー、２・・・出力ゲート、３・・
・処理−ジッタ、４−１〜４−Ｎ・・・レジスタ、５−
１〜５−Ｎ・・・出方グー）、＠・・・バス、７・・・
絖出し書込みメモリ（ＲＡＭ）、畠・・・バスレジスタ
、９・・・出力ゲート。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第５図 第６図
Claims (1)
- ラッチ回路からなル同−位相のクロックによって動作す
石レジスタを豪数個具え共有する１本のパスを介してレ
ジスタ相互間のデータ転送を行うＶステムにおいて、ラ
ッチ回路からなる個有のパスレジスタを前記パスに設け
、腋バスレジスタにおける動作タイｉングを他の各レジ
スタと異なる位相に設定してパス上のデータをすべてバ
スレジスタに一旦蓄積させ、情報源となるレジスタのデ
ータ出力とバスレジスタにおける同一データの出力とが
パス上において連続して現れるようにすることによって
、情報源となるレジスタの入力データがパスを介して正
しく他のレジスタに転送されることを特徴とするデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257281A JPS584420A (ja) | 1981-06-30 | 1981-06-30 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257281A JPS584420A (ja) | 1981-06-30 | 1981-06-30 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584420A true JPS584420A (ja) | 1983-01-11 |
Family
ID=14330936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10257281A Pending JPS584420A (ja) | 1981-06-30 | 1981-06-30 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819108U (ja) * | 1981-07-30 | 1983-02-05 | 三菱自動車工業株式会社 | ベルトラインモ−ルクリツプ |
| JPS6012647A (ja) * | 1983-07-01 | 1985-01-23 | Mitsubishi Electric Corp | 陰極線管 |
| JPS616360A (ja) * | 1984-06-16 | 1986-01-13 | 木村 恭次 | パイル植毛ミシン |
-
1981
- 1981-06-30 JP JP10257281A patent/JPS584420A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819108U (ja) * | 1981-07-30 | 1983-02-05 | 三菱自動車工業株式会社 | ベルトラインモ−ルクリツプ |
| JPS6128491Y2 (ja) * | 1981-07-30 | 1986-08-23 | ||
| JPS6012647A (ja) * | 1983-07-01 | 1985-01-23 | Mitsubishi Electric Corp | 陰極線管 |
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| JPS616360A (ja) * | 1984-06-16 | 1986-01-13 | 木村 恭次 | パイル植毛ミシン |
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