JPH0695316B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0695316B2 JPH0695316B2 JP60179730A JP17973085A JPH0695316B2 JP H0695316 B2 JPH0695316 B2 JP H0695316B2 JP 60179730 A JP60179730 A JP 60179730A JP 17973085 A JP17973085 A JP 17973085A JP H0695316 B2 JPH0695316 B2 JP H0695316B2
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- JP
- Japan
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- circuit
- input
- output
- circuits
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の組み合わせ回路と複数の記憶回路を有
し、テストが容易に行えるように構成された半導体集積
回路に関するものである。
し、テストが容易に行えるように構成された半導体集積
回路に関するものである。
第２図は、従来の複数の組み合わせ回路、複数の記憶回
路およびテストを容易にするスキャンパスを有する半導
体集積回路を示す回路図である。第２図において、1a〜
1cは組み合わせ論理回路のみで構成された組み合わせ回
路、2a〜2cは記憶回路、3a〜3cは選択回路である。次に
信号について説明する。MODEは選択回路3a〜3cの入力の
切換えを行うモード制御信号、SCIはスキャン入力、SCO
はスキャン出力、CLKは記憶回路2a〜2cが入力のラッチ
を行うクロックである。
路およびテストを容易にするスキャンパスを有する半導
体集積回路を示す回路図である。第２図において、1a〜
1cは組み合わせ論理回路のみで構成された組み合わせ回
路、2a〜2cは記憶回路、3a〜3cは選択回路である。次に
信号について説明する。MODEは選択回路3a〜3cの入力の
切換えを行うモード制御信号、SCIはスキャン入力、SCO
はスキャン出力、CLKは記憶回路2a〜2cが入力のラッチ
を行うクロックである。
次にこの回路の動作について説明する。この回路は、モ
ード制御信号MODEにより与えられる通常モードおよびテ
ストモードの２つのモードを有する。通常モードでは、
選択回路3aは組み合わせ回路1aからの第１の出力を記憶
回路2aに、選択回路3bは組み合わせ回路1aからの第２の
出力を記憶回路2bに、選択回路3cは組み合わせ回路1bか
らの出力を記憶回路2cにそのまま伝える。
ード制御信号MODEにより与えられる通常モードおよびテ
ストモードの２つのモードを有する。通常モードでは、
選択回路3aは組み合わせ回路1aからの第１の出力を記憶
回路2aに、選択回路3bは組み合わせ回路1aからの第２の
出力を記憶回路2bに、選択回路3cは組み合わせ回路1bか
らの出力を記憶回路2cにそのまま伝える。
テストモードでは、選択回路3aはスキャン入力SCIの信
号を記憶回路2aに、選択回路3bは記憶回路2aの出力を記
憶回路2bに、選択回路3cは記憶回路2bの出力を記憶回路
2cに伝える。
号を記憶回路2aに、選択回路3bは記憶回路2aの出力を記
憶回路2bに、選択回路3cは記憶回路2bの出力を記憶回路
2cに伝える。
上記通常モードにおいてクロックCLKが入力されると、
記憶回路2aは組み合わせ回路1aの第１の出力をラッチ
し、組み合わせ回路1bの第１の入力に伝え、記憶回路2b
は組み合わせ回路1aの第２の出力をラッチし、組み合わ
せ回路1bの第２の入力に伝え、記憶回路2cは組み合わせ
回路1bの出力をラッチし、組み合わせ回路1cに伝える。
記憶回路2aは組み合わせ回路1aの第１の出力をラッチ
し、組み合わせ回路1bの第１の入力に伝え、記憶回路2b
は組み合わせ回路1aの第２の出力をラッチし、組み合わ
せ回路1bの第２の入力に伝え、記憶回路2cは組み合わせ
回路1bの出力をラッチし、組み合わせ回路1cに伝える。
上記テストモードにおいてクロックCLKが入力される
と、記憶回路2aはスキャン入力SCIの信号をラッチし、
記憶回路2bは記憶回路2aの出力をラッチし、記憶回路2c
は記憶回路2bの出力をラッチしスキャン出力SCOを出力
する。
と、記憶回路2aはスキャン入力SCIの信号をラッチし、
記憶回路2bは記憶回路2aの出力をラッチし、記憶回路2c
は記憶回路2bの出力をラッチしスキャン出力SCOを出力
する。
上記モード制御信号MODEによりテストモードに設定する
ことで、集積回路内のすべての組み合わせ回路のすべて
の入力をスキャンSCIより自由に設定可能であり、ま
た、すべての組み合わせ回路のすべての出力がスキャン
出力SCOより観測可能であるため、テストが容易とな
る。
ことで、集積回路内のすべての組み合わせ回路のすべて
の入力をスキャンSCIより自由に設定可能であり、ま
た、すべての組み合わせ回路のすべての出力がスキャン
出力SCOより観測可能であるため、テストが容易とな
る。
従来の技術では、記憶回路をシフトレジスタとして連結
してその内容をスキャンするためレーシングが起こる可
能性があるが、クロックを多重化したり、記憶回路をマ
スタスレーブ型にしてレーシングを防いでいる。しか
し、これにより、クロックのコントロールおよび記憶回
路自体が複雑化する。また、記憶回路が多くなるとシフ
トパスが長くなる。さらに、記憶回路の内容はシリアル
にしか読めず、期待する記憶回路の内容のみを出力する
ことはできないなどの問題があった。
してその内容をスキャンするためレーシングが起こる可
能性があるが、クロックを多重化したり、記憶回路をマ
スタスレーブ型にしてレーシングを防いでいる。しか
し、これにより、クロックのコントロールおよび記憶回
路自体が複雑化する。また、記憶回路が多くなるとシフ
トパスが長くなる。さらに、記憶回路の内容はシリアル
にしか読めず、期待する記憶回路の内容のみを出力する
ことはできないなどの問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、記憶回路をシフトレジスタとし
て連結せず、１つ又は複数の記憶回路を１つの単位とし
て選択し、選択された１つ又は複数の記憶回路とそれに
対応する１つ又は複数のデータ信号線との間でデータの
授受を可能とすることにより、期待する記憶回路の内容
のみをパラレルに入出力でき、集積回路のテストが容易
になる半導体集積回路を得ることにある。
の目的とするところは、記憶回路をシフトレジスタとし
て連結せず、１つ又は複数の記憶回路を１つの単位とし
て選択し、選択された１つ又は複数の記憶回路とそれに
対応する１つ又は複数のデータ信号線との間でデータの
授受を可能とすることにより、期待する記憶回路の内容
のみをパラレルに入出力でき、集積回路のテストが容易
になる半導体集積回路を得ることにある。
このような目的を達成するために本発明は、組み合わせ
論理回路のみで構成された組み合わせ回路と記憶回路の
みで構成された記憶ブロックとから成る少なくとも２つ
以上の順序論理回路ブロックと、試験のためのデータバ
スと、前記順序論理回路ブロック内の記憶ブロックの入
力、出力を選択的に前記データバスに接続するための入
力、出力の切換回路と、選択信号により前記切換回路の
入出力を選択するための選択回路と、前記順序論理回路
ブロックごとに設けられ全順序論理回路ブロックにわた
り直列に接続され、前記選択回路に与える前記選択信号
を順次シフトするシフトレジスタとを備えるようにした
ものである。
論理回路のみで構成された組み合わせ回路と記憶回路の
みで構成された記憶ブロックとから成る少なくとも２つ
以上の順序論理回路ブロックと、試験のためのデータバ
スと、前記順序論理回路ブロック内の記憶ブロックの入
力、出力を選択的に前記データバスに接続するための入
力、出力の切換回路と、選択信号により前記切換回路の
入出力を選択するための選択回路と、前記順序論理回路
ブロックごとに設けられ全順序論理回路ブロックにわた
り直列に接続され、前記選択回路に与える前記選択信号
を順次シフトするシフトレジスタとを備えるようにした
ものである。
本発明においては、選択信号により任意の順序論理回路
が選択でき、入力，出力の切換回路によりこの順序論理
回路内の１つ又は複数の記憶回路の入力，出力を１つ又
は複数のデータ信号線と接続し、１つ又は複数の記憶回
路の内容の設定もしくは内容の観測を行うことができ
る。
が選択でき、入力，出力の切換回路によりこの順序論理
回路内の１つ又は複数の記憶回路の入力，出力を１つ又
は複数のデータ信号線と接続し、１つ又は複数の記憶回
路の内容の設定もしくは内容の観測を行うことができ
る。
本発明に係わる半導体集積回路の一実施例を第１図に示
す。複数の組み合わせ回路1a〜1c,複数の記憶回路2a〜2
cをテストするため、記憶回路2a,2bに対してシフトレジ
スタ4a、記憶回路2cに対してシフトレジスタ4bを設け、
シフトレジスタ4a,4bそれぞれに対応する選択回路5a,5b
を設け、さらに、記憶回路2a,2b,2cそれぞれの入力側に
入力信号の切換えを行う入力切換回路6a,6b,6c、記憶回
路2a,2b,2cそれぞれの出力側に出力信号の切換えを行う
出力切換回路7a,7b,7cを設置する。第１図において、組
み合わせ回路1aと記憶回路2a,2bとは１つの順序論理回
路ブロックを構成し、組み合わせ回路1bと記憶回路2cと
はもう１つの順序論理回路ブロックを構成する。
す。複数の組み合わせ回路1a〜1c,複数の記憶回路2a〜2
cをテストするため、記憶回路2a,2bに対してシフトレジ
スタ4a、記憶回路2cに対してシフトレジスタ4bを設け、
シフトレジスタ4a,4bそれぞれに対応する選択回路5a,5b
を設け、さらに、記憶回路2a,2b,2cそれぞれの入力側に
入力信号の切換えを行う入力切換回路6a,6b,6c、記憶回
路2a,2b,2cそれぞれの出力側に出力信号の切換えを行う
出力切換回路7a,7b,7cを設置する。第１図において、組
み合わせ回路1aと記憶回路2a,2bとは１つの順序論理回
路ブロックを構成し、組み合わせ回路1bと記憶回路2cと
はもう１つの順序論理回路ブロックを構成する。
次に信号について説明する。RSTはシフトレジスタ4a,4b
の内容を「０」にクリアするリセット信号、SCLKはシフ
トレジスタ4a,4bのシフトクロック、SELはシフトレジス
タ内をシフトされる「０」と「１」の値をとる選択信
号、I/Oはデータバス８に接続されるのは記憶回路の入
力側か出力側かを指定する入力出力指定信号である。
の内容を「０」にクリアするリセット信号、SCLKはシフ
トレジスタ4a,4bのシフトクロック、SELはシフトレジス
タ内をシフトされる「０」と「１」の値をとる選択信
号、I/Oはデータバス８に接続されるのは記憶回路の入
力側か出力側かを指定する入力出力指定信号である。
次にこの回路の動作について説明する。シフトレジスタ
4a,4bはリセット信号RSTにより「０」にクリアされる。
シフトレジスタ4a,4bが「０」をもつとき、入力出力指
定信号I/Oが入力側，出力側のいずれを指示しても、選
択回路5aの出力により、入力切換回路6aは組み合わせ回
路1aの第１の出力を記憶回路2aの入力に、出力切換回路
7aは記憶回路2aの出力を組み合わせ回路1bの第１の入力
に、入力切換回路6bは組み合わせ回路1aの第２の出力を
記憶回路2bの入力に、出力切換回路7bは記憶回路2bの出
力を組み合わせ回路1bの第２の入力に伝える。また、選
択回路5bの出力により、入力切換回路6cは組み合わせ回
路1bの出力を記憶回路2cの入力に、出力切換回路7cは記
憶回路2cの出力を組み合わせ回路1cの入力に伝える。シ
フトクロックSCLKにより、シフトレジスタ4aに選択信号
SELの「１」が入力され、シフトレジスタ4bにシフトレ
ジスタ4aの「０」が入力されると、シフトレジスタ4aの
「１」により選択回路5aに入力される入力出力指定信号
I/Oが有意となり、たとえば、入力出力指定信号I/Oによ
り入力に指定されると、入力切換回路6a,6bにより記憶
回路2a,2bの入力はそれぞれデータバス８の第1,第２の
データ信号線8a,8bと接続される。この時、クロックCLK
を入力することにより、データバス８の第1,第２のデー
タ信号線8a,8b上の信号をそれぞれ記憶回路2a,2bに書き
込むことができる。また、入力出力指定信号I/Oにより
出力に指定されると、出力切換回路7a,7bにより記憶回
路2a,2bの出力はそれぞれデータバス８の第1,第２の信
号線8a,8bと接続される。この時、データ信号線8a,8b上
の信号を読み取れば、記憶回路2a,2bの内容を知ること
ができる。
4a,4bはリセット信号RSTにより「０」にクリアされる。
シフトレジスタ4a,4bが「０」をもつとき、入力出力指
定信号I/Oが入力側，出力側のいずれを指示しても、選
択回路5aの出力により、入力切換回路6aは組み合わせ回
路1aの第１の出力を記憶回路2aの入力に、出力切換回路
7aは記憶回路2aの出力を組み合わせ回路1bの第１の入力
に、入力切換回路6bは組み合わせ回路1aの第２の出力を
記憶回路2bの入力に、出力切換回路7bは記憶回路2bの出
力を組み合わせ回路1bの第２の入力に伝える。また、選
択回路5bの出力により、入力切換回路6cは組み合わせ回
路1bの出力を記憶回路2cの入力に、出力切換回路7cは記
憶回路2cの出力を組み合わせ回路1cの入力に伝える。シ
フトクロックSCLKにより、シフトレジスタ4aに選択信号
SELの「１」が入力され、シフトレジスタ4bにシフトレ
ジスタ4aの「０」が入力されると、シフトレジスタ4aの
「１」により選択回路5aに入力される入力出力指定信号
I/Oが有意となり、たとえば、入力出力指定信号I/Oによ
り入力に指定されると、入力切換回路6a,6bにより記憶
回路2a,2bの入力はそれぞれデータバス８の第1,第２の
データ信号線8a,8bと接続される。この時、クロックCLK
を入力することにより、データバス８の第1,第２のデー
タ信号線8a,8b上の信号をそれぞれ記憶回路2a,2bに書き
込むことができる。また、入力出力指定信号I/Oにより
出力に指定されると、出力切換回路7a,7bにより記憶回
路2a,2bの出力はそれぞれデータバス８の第1,第２の信
号線8a,8bと接続される。この時、データ信号線8a,8b上
の信号を読み取れば、記憶回路2a,2bの内容を知ること
ができる。
次のシフトクロックSCLKにより、シフトレジスタ4aに選
択信号SELの「０」が入力され、シフトレジスタ4bにシ
フトレジスタ4aの「１」が入力されると、選択回路5bに
入力される入力出力指定信号I/Oが有意となり、入力出
力指定信号I/Oにより入力に指定されると、入力切換回
路6cにより記憶回路2cの入力はデータバス８の第１のデ
ータ信号線8aに接続される。この時、クロックCLKを入
力することにより、データバス８の第１のデータ信号線
8a上の信号を記憶回路2cに書き込むことができる。ま
た、入力出力指定信号I/Oにより出力に指定されると、
出力切換回路6cにより、記憶回路2cの出力はデータバス
８の第１のデータ信号線8aに接続される。この時、デー
タバス８の第１の信号線8a上の信号を読み取れば、記憶
回路2cの内容を知ることができる。
択信号SELの「０」が入力され、シフトレジスタ4bにシ
フトレジスタ4aの「１」が入力されると、選択回路5bに
入力される入力出力指定信号I/Oが有意となり、入力出
力指定信号I/Oにより入力に指定されると、入力切換回
路6cにより記憶回路2cの入力はデータバス８の第１のデ
ータ信号線8aに接続される。この時、クロックCLKを入
力することにより、データバス８の第１のデータ信号線
8a上の信号を記憶回路2cに書き込むことができる。ま
た、入力出力指定信号I/Oにより出力に指定されると、
出力切換回路6cにより、記憶回路2cの出力はデータバス
８の第１のデータ信号線8aに接続される。この時、デー
タバス８の第１の信号線8a上の信号を読み取れば、記憶
回路2cの内容を知ることができる。
以上説明したように本発明は、組み合わせ論理回路のみ
で構成された組み合わせ回路と記憶回路のみで構成され
た記憶ブロックとから成る少なくとも２つ以上の順序論
理回路ブロックと、試験のためのデータバスと、前記順
序論理回路ブロック内の記憶ブロックの入力、出力を選
択的に前記データバスに接続するための入力、出力の切
換回路と、選択信号により前記切換回路の入出力を選択
するための選択回路と、前記順序論理回路ブロックごと
に設けられ全順序論理回路ブロックにわたり直列に接続
され、前記選択回路に与える前記選択信号を順次シフト
するシフトレジスタとを備えることにより、任意の順序
論理回路内の１組の１つ又は複数の記憶回路を選択し、
その選択された各記憶回路の入力側と出力側をデータ信
号線と接続できるので、組み合わせ回路及び記憶回路の
テスト速度を速める効果がある。
で構成された組み合わせ回路と記憶回路のみで構成され
た記憶ブロックとから成る少なくとも２つ以上の順序論
理回路ブロックと、試験のためのデータバスと、前記順
序論理回路ブロック内の記憶ブロックの入力、出力を選
択的に前記データバスに接続するための入力、出力の切
換回路と、選択信号により前記切換回路の入出力を選択
するための選択回路と、前記順序論理回路ブロックごと
に設けられ全順序論理回路ブロックにわたり直列に接続
され、前記選択回路に与える前記選択信号を順次シフト
するシフトレジスタとを備えることにより、任意の順序
論理回路内の１組の１つ又は複数の記憶回路を選択し、
その選択された各記憶回路の入力側と出力側をデータ信
号線と接続できるので、組み合わせ回路及び記憶回路の
テスト速度を速める効果がある。
第１図は本発明に係わる半導体集積回路の一実施例を示
す回路図、第２図は従来の半導体集積回路を示す回路図
である。 1a,1b,1c……組み合わせ回路、2a,2b,2c……記憶回路、
4a,4b……シフトレジスタ、5a,5b……選択回路、6a,6b,
6c……入力切換回路、7a,7b,7c……出力切換回路、８…
…データバス、8a,8b……データ信号線。
す回路図、第２図は従来の半導体集積回路を示す回路図
である。 1a,1b,1c……組み合わせ回路、2a,2b,2c……記憶回路、
4a,4b……シフトレジスタ、5a,5b……選択回路、6a,6b,
6c……入力切換回路、7a,7b,7c……出力切換回路、８…
…データバス、8a,8b……データ信号線。
Claims (1)
- 【請求項１】組み合わせ論理回路のみで構成された組み
合わせ回路と記憶回路のみで構成された記憶ブロックと
から成る少なくとも２つ以上の順序論理回路ブロック
と、試験のためのデータバスと、前記順序論理回路ブロ
ック内の記憶ブロックの入力、出力を選択的に前記デー
タバスに接続するための入力、出力の切換回路と、選択
信号により前記切換回路の入出力を選択するための選択
回路と、前記順序論理回路ブロックごとに設けられ全順
序論理回路ブロックにわたり直列に接続され、前記選択
回路に与える前記選択信号を順次シフトするシフトレジ
スタとを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179730A JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179730A JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238949A JPS6238949A (ja) | 1987-02-19 |
| JPH0695316B2 true JPH0695316B2 (ja) | 1994-11-24 |
Family
ID=16070863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179730A Expired - Lifetime JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695316B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415834A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Microcomputer |
| JP2635065B2 (ja) * | 1987-12-18 | 1997-07-30 | 株式会社日立製作所 | 半導体記憶回路 |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH0222079U (ja) * | 1988-07-25 | 1990-02-14 | ||
| JPH02179254A (ja) * | 1988-12-28 | 1990-07-12 | Mayekawa Mfg Co Ltd | 直線駆動装置 |
| JP2796354B2 (ja) * | 1989-05-26 | 1998-09-10 | 株式会社日立製作所 | 半導体集積回路装置 |
| FR2716019B1 (fr) * | 1994-02-04 | 1996-04-26 | Sgs Thomson Microelectronics | Circuit de traitement numérique comportant des registres de test. |
-
1985
- 1985-08-14 JP JP60179730A patent/JPH0695316B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238949A (ja) | 1987-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |