JP3221585B2 - スキャンレジスタ回路及びテスト補助回路 - Google Patents

スキャンレジスタ回路及びテスト補助回路

Info

Publication number
JP3221585B2
JP3221585B2 JP06514493A JP6514493A JP3221585B2 JP 3221585 B2 JP3221585 B2 JP 3221585B2 JP 06514493 A JP06514493 A JP 06514493A JP 6514493 A JP6514493 A JP 6514493A JP 3221585 B2 JP3221585 B2 JP 3221585B2
Authority
JP
Japan
Prior art keywords
signal
data
clock signal
circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06514493A
Other languages
English (en)
Other versions
JPH06273494A (ja
Inventor
秀史 前野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP06514493A priority Critical patent/JP3221585B2/ja
Publication of JPH06273494A publication Critical patent/JPH06273494A/ja
Application granted granted Critical
Publication of JP3221585B2 publication Critical patent/JP3221585B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置の
テストを容易化するスキャンレジスタ回路及び複数のス
キャンレジスタ回路から構成されるテスト補助回路に関
する。
【０００２】
【従来の技術】図２６は、ＲＡＭ等の半導体集積回路装
置のテストを容易化する回路の一つである従来のスキャ
ンレジスタ回路の一構成例を示す回路図であり、図２７
は、図２６で示した複数のスキャンレジスタより構成さ
れるテスト補助回路を示す回路図である。図中、１ａ、
１ｂはラッチ回路、２はセレクタ回路、３はＮＯＲゲー
ト、４は図２６で示したスキャンレジスタ回路、５は被
テスト論理回路である。
【０００３】まず、図２６で示したスキャンレジスタ回
路について説明する。ラッチ回路１ａのデータ出力Ｑ１
はラッチ回路１ｂのデータ入力Ｄ２に接続される。第１
のクロック信号ＣＫはラッチ回路１ａのイネーブル端子
ＥＮ１に供給されるとともに、ＮＯＲゲート３を介して
ラッチ回路１ｂのイネーブル端子ＥＮ２にも供給され
る。そして、ＮＯＲゲート３の他方入力には第２のクロ
ック信号ＳＣＫが供給される。
【０００４】したがって、第２のクロック信号ＳＣＫが
“Ｈ”レベルの場合はラッチ回路１ｂは強制的にデータ
保持状態になり、第２のクロック信号ＳＣＫが“Ｌ”レ
ベルの場合は第１のクロック信号ＣＫの反転信号によっ
てラッチ回路１ｂは制御される。なお、ラッチ回路１
ａ、１ｂはイネーブル端子ＥＮ１，ＥＮ２それぞれを介
して得られる信号が“Ｈ”レベル（活性状態）でデータ
通過状態（イネーブル状態）、“Ｌ”レベル（非活性状
態）でデータ保持状態（非イネーブル状態）になる。
【０００５】第２のクロック信号ＳＣＫが定常的に
“Ｌ”レベルの場合の動作波形を図２８の波形図に示
す。以下、同図を参照して、第２のクロック信号ＳＣＫ
が“Ｌ”の場合における図２６で示したスキャンレジス
タ回路の動作について説明する。
【０００６】第２のクロック信号ＳＣＫが“Ｌ”のと
き、ラッチ回路１ｂは第１のクロック信号ＣＫの反転信
号により制御されるため、第１のクロック信号ＣＫの信
号レベルに応じてラッチ回路１ａ，１ｂが交互にイネー
ブル状態になる。
【０００７】したがって、第２のクロック信号ＳＣＫが
“Ｌ”レベルの場合はラッチ回路１ａ、１ｂはエッジト
リガ型フリップフロップ回路と等価な動作を行う。図２
６のスキャンレジスタ回路は第１のクロック信号ＣＫの
立ち下がりエッジに同期して入力Ｄ端子Ｄ１のデータを
取り込み、取り込んだデータを直ちに出力Ｑ端子Ｑ２に
出力する。通常動作時にはモード制御信号ＭＤによって
セレクタ回路２はＤ端子側（入力Ａ側）が選択されるた
め、Ｄ端子より得られるデータがこのフリップフロップ
回路に取り込まれる。
【０００８】次に、図２７で示したテスト補助回路の構
成について説明する。同図に示すように、スキャンレジ
スタ回路４（図２６で示した構成）が、シフトイン端子
ＳＩを入力とし、データ出力Ｑを出力としてｍ個直列に
接続される。
【０００９】そして、モード制御信号ＭＤ、第１のクロ
ック信号ＣＫ、第２のクロック信号ＳＣＫが共通に各ス
キャンレジスタ回路６に与えられる。また、各スキャン
レジスタ回路１０のＱ出力が被テスト論理回路５に付与
される。
【００１０】図２９はテスト動作時における直列シフト
動作の波形を示している。以下、図２９を参照して、図
２７で示したテスト補助回路の動作を説明する。
【００１１】この動作を行う時は、モード制御信号ＭＤ
によってセレクタ回路２はシフトイン端子ＳＩ側（入力
Ｂ側）を選択する。第２のクロック信号ＳＣＫが“Ｈ”
レベルで且つ第１のクロック信号ＣＫが“Ｈ”レベルの
時は、シフトイン端子ＳＩのデータがラッチ回路１ａに
取り込まれる。この時、ラッチ回路１ｂはデータ保持状
態である。
【００１２】第２のクロック信号ＳＣＫが“Ｌ”レベル
で且つ第１のクロック信号ＣＫが“Ｌ”レベルの時は、
ラッチ回路１ａの出力Ｑ端子Ｑ１からの出力データがラ
ッチ回路１ｂの入力Ｄ端子Ｄ２に取り込まれる。この
時、ラッチ回路１ａはデータ保持状態である。図２９の
ように、第１のクロック信号ＣＫにポジティブクロック
を、第２のクロック信号ＳＣＫにネガティブクロックを
加える事によって２相クロックによる安定な直列シフト
動作が行える。
【００１３】以上のようにテスト補助回路を構成する従
来のスキャンレジスタ回路は、通常動作時は１相エッジ
トリガ型フリップフロップ回路として動作し、シフト動
作時には２相クロックで直列シフト動作を行う機能を有
しており、このスキャンレジスタ回路を、図２７に示す
ように、複数段直列に接続してテスト補助回路を構成す
ることができる。そして、被テスト論理回路５の出力を
各スキャンレジスタ回路４の入力Ｄ端子から取り込み、
各スキャンレジスタ回路４の出力Ｑ端子の出力を被テス
ト論理回路５の入力に出力するように接続することによ
り、被テスト論理回路のテストを行うことができる。
【００１４】なお、複数のスキャンパスレジスタを直列
に接続してスキャンパスを構成してなるテスト補助回路
として、例えば特願昭６２−１４６６２２に開示された
ものがある。
【００１５】
【発明が解決しようとする課題】従来のテスト補助回路
を構成するスキャンレジスタ回路は以上のように構成さ
れており、各スキャンレジスタ回路を動作制御するのに
２相のシフトクロック信号ＣＫ、ＳＣＫに加えモード制
御信号ＭＤが必要であった。
【００１６】つまり、合計３本の制御信号が必要となる
ため、複数のスキャンレジスタ回路からなるテスト補助
回路を構成する場合、配線が複雑化してしまうという問
題点があった。
【００１７】また、スキャンレジスタ回路から構成され
る従来のテスト補助回路は、直列シフト動作を基本動作
としているにすぎないため、被テスト回路の出力信号と
検証データとの比較を自身で行うことができなかった。
【００１８】この発明は上記問題点を解決するためにな
されたもので、少ない制御信号で動作可能、あるいは被
テスト回路の出力信号と検証データとの比較検証を自身
で行うことが可能なスキャンレジスタ回路及び複数のス
キャンレジスタ回路から構成されるテスト補助回路を得
ることを目的とする。
【００１９】
【課題を解決するための手段】この発明にかかる請求項
１記載のテスト補助回路はスキャンレジスタ回路を複数
個備えており、前記複数個のスキャンレジスタ回路はそ
れぞれ、スキャンレジスタ回路は、第１のデータ入力部
及び第１のデータ出力部を有し、第１のクロック信号を
受け、該第１のクロック信号が活性状態のとき、前記第
１のデータ入力部より得られる信号を格納データとして
取り込み、該格納データを第１のデータ出力部から出力
し、前記第１のクロック信号が非活性状態のとき、前記
格納データを保持し、前記格納データを前記第１のデー
タ出力部から出力する第１のラッチ回路と、第２のクロ
ック信号を受け、該第２のクロック信号の活性状態／非
活性状態に基づき、第１の外部入力部及び第２の外部入
力部よりそれぞれ得られる第１及び第２の外部入力信号
のうち、一方の外部入力信号を選択データとして、前記
第１のラッチ回路の前記第１のデータ入力部に出力する
選択回路と、前記第１及び第２のクロック信号に基づ
き、前記第１及び第２のクロック信号が共に非活性状態
のときのみ活性状態となる合成クロック信号を出力する
合成クロック信号出力回路と、第２のデータ入力部及び
第２のデータ出力部を有し、前記第２のデータ入力部が
前記第１のラッチ回路の前記第１のデータ出力部に接続
され、前記合成クロック信号を受け、該合成クロック信
号が活性状態のとき、前記第２のデータ入力部より得ら
れる信号を格納データとして取り込み、該格納データを
第２のデータ出力部から出力し、前記合成クロック信号
が非活性状態のとき、前記格納データを保持し、前記格
納データを外部出力信号として、前記第２のデータ出力
部から出力する第２のラッチ回路とを備え、前記複数個
のスキャンレジスタ回路を、前記第２の外部入力部を入
力とし前記第２のデータ出力部を出力として直列に接続
して構成されている。
【００２０】この発明にかかる請求項２記載のスキャン
レジスタ回路は、第１のデータ入力部及び第１のデータ
出力部を有し、第１の合成クロック信号を受け、該第１
の合成クロック信号が活性状態のとき、前記第１のデー
タ入力部より得られる信号を格納データとして取り込
み、該格納データを第１のデータ出力部から出力し、前
記第１の合成クロック信号が非活性状態のとき、前記格
納データを保持し、前記格納データを前記第１のデータ
出力部から出力する第１のラッチ回路と、選択制御信号
を受け、該選択制御信号の活性状態／非活性状態に基づ
き、第１の外部入力部及び第２の外部入力部よりそれぞ
れ得られる第１及び第２の外部入力信号のうち、一方の
外部入力信号を選択データとして、前記第１のラッチ回
路の前記第１のデータ入力部に出力する選択回路と、第
２のクロック信号を受け、前記第１のクロック信号及び
前記第１の合成クロック信号のうちの一方の信号である
第１のクロック関連信号と前記第２のクロック信号に基
づき、前記第１のクロック関連信号及び第２のクロック
信号が共に非活性状態のときのみ活性状態となる第２の
合成クロック信号を出力する合成クロック信号出力回路
と、第２のデータ入力部及び第２のデータ出力部を有
し、前記第２のデータ入力部が前記第１のラッチ回路の
前記第１のデータ出力部に接続され、前記第２の合成ク
ロック信号を受け、該第２の合成クロック信号が活性状
態のとき、前記第２のデータ入力部より得られる信号を
格納データとして取り込み、該格納データを第２のデー
タ出力部から外部出力信号として出力し、前記第２の合
成クロック信号が非活性状態のとき、前記格納データを
保持し、該保持した前記格納データを外部出力信号とし
て、前記第２のデータ出力部から出力する第２のラッチ
回路と、外部比較入力信号を受け、該外部比較入力信号
と前記外部出力信号とを比較して比較結果信号を出力す
る比較回路と、テストモード制御信号を受け、前記テス
トモード信号が非活性状態のとき、前記第１のクロック
信号をそのまま前記第１の合成クロック信号とし、前記
テストモード制御信号が活性状態のとき、前記比較結果
信号に基づき、非活性信号及び前記第１のクロック信号
のうち一方の信号を前記第１の合成クロック信号として
選択制御する制御回路とを備えて構成される。
【００２１】望ましくは、請求項３記載のスキャンレジ
スタ回路のように、前記選択制御信号は前記第２のクロ
ック信号である。
【００２２】この発明にかかる請求項４記載のスキャン
レジスタ回路は、第１のデータ入力部及び第１のデータ
出力部を有し、第１の合成クロック信号を受け、該第１
の合成クロック信号が活性状態のとき、前記第１のデー
タ入力部より得られる信号を格納データとして取り込
み、該格納データを第１のデータ出力部から出力し、前
記第１の合成クロック信号が非活性状態のとき、前記格
納データを保持し、前記格納データを前記第１のデータ
出力部から出力する第１のラッチ回路を備え、前記第１
のラッチ回路は少なくとも１つのデータ設定信号をさら
に受け、前記データ設定信号が活性状態のとき前記格納
データとして固定データを格納し、選択制御信号を受
け、該選択制御信号の活性状態／非活性状態に基づき、
第１の外部入力部及び第２の外部入力部よりそれぞれ得
られる第１及び第２の外部入力信号のうち、一方の外部
入力信号を選択データとして、前記第１のラッチ回路の
前記第１のデータ入力部に出力する選択回路と、第２の
クロック信号を受け、前記第１のクロック信号及び前記
第１の合成クロック信号のうちの一方の信号である第１
のクロック関連信号と前記第２のクロック信号に基づ
き、前記第１のクロック関連信号及び第２のクロック信
号が共に非活性状態のときのみ活性状態となる第２の合
成クロック信号を出力する合成クロック信号出力回路
と、第２のデータ入力部及び第２のデータ出力部を有
し、前記第２のデータ入力部が前記第１のラッチ回路の
前記第１のデータ出力部に接続され、前記第２の合成ク
ロック信号を受け、該第２の合成クロック信号が活性状
態のとき、前記第２のデータ入力部より得られる信号を
格納データとして取り込み、該格納データを第２のデー
タ出力部から外部出力信号として出力し、前記第２の合
成クロック信号が非活性状態のとき、前記格納データを
保持し、該保持した前記格納データを外部出力信号とし
て、前記第２のデータ出力部から出力する第２のラッチ
回路と、外部比較入力信号及びテストモード制御信号を
受け、前記テストモード信号が非活性状態のとき、前記
データ設定信号を非活性状態にするとともに、前記第１
のクロック信号をそのまま前記第１の合成クロック信号
とし、前記テストモード制御信号が活性状態のとき、前
記外部比較入力信号と前記外部出力信号との比較結果に
基づき、前記データ設定信号の活性状態及び非活性状態
を制御する制御回路とをさらに備えて構成される。
【００２３】望ましくは、請求項５記載のスキャンレジ
スタ回路のように、前記選択制御信号は前記第２のクロ
ック信号である。
【００２４】さらに望ましくは、請求項６記載のスキャ
ンレジスタ回路のように、前記データ設定信号はリセッ
ト信号及びセット信号であり、前記第１のラッチ回路
は、前記リセット信号が活性状態のとき前記格納データ
として前記固定データ“０”を格納し、前記セット信号
が活性状態のとき前記格納データとして前記固定データ
“１”を格納する。
【００２５】この発明にかかる請求項７記載のスキャン
レジスタ回路は、第１のデータ入力部及び第１のデータ
出力部を有し、第１の合成クロック信号を受け、該第１
の合成クロック信号が活性状態のとき、前記第１のデー
タ入力部より得られる信号を格納データとして取り込
み、該格納データを第１のデータ出力部から出力し、前
記第１の合成クロック信号が非活性状態のとき、前記格
納データを保持し、該保持した前記格納データを前記第
１のデータ出力部から出力する第１のラッチ回路を備
え、前記第１のラッチ回路はデータ設定信号をさらに受
け、前記データ設定信号が活性状態のとき前記格納デー
タとして固定データを格納し、選択制御信号を受け、該
選択制御信号の活性状態／非活性状態に基づき、第１の
外部入力部及び第２の外部入力部よりそれぞれ得られる
第１及び第２の外部入力信号のうち、一方の外部入力部
信号を選択データとして、前記第１のラッチ回路の前記
第１のデータ入力部に出力する選択回路と、第２のクロ
ック信号を受け、前記第１のクロック信号及び前記第１
の合成クロック信号のうちの一方の信号である第１のク
ロック関連信号と前記第２のクロック信号に基づき、前
記第１のクロック関連信号及び第２のクロック信号が共
に非活性状態のときのみ活性状態となる第２の合成クロ
ック信号を出力する合成クロック信号出力回路と、第２
のデータ入力部及び第２のデータ出力部を有し、前記第
２のデータ入力部が前記第１のラッチ回路の前記第１の
データ出力部に接続され、前記第２の合成クロック信号
を受け、該第２の合成クロック信号が活性状態のとき、
前記第２のデータ入力部より得られる信号を格納データ
として取り込み、該格納データを第２のデータ出力部か
ら外部出力信号として出力し、前記第２の合成クロック
信号が非活性状態のとき、前記格納データを保持し、該
保持した前記格納データを外部出力信号として、前記第
２のデータ出力部から出力する第２のラッチ回路と、外
部比較入力信号及び外部期待値信号を受け、前記外部比
較入力信号と前記外部期待値信号とを比較して比較結果
信号を出力する比較回路と、テストモード制御信号を受
け、前記テストモード信号が非活性状態のとき、前記第
１のクロック信号をそのまま前記第１の合成クロック信
号とし、前記テストモード制御信号が活性状態のとき、
前記第１の合成クロック信号を非活性状態にするととも
に、前記比較結果信号に基づき、前記データ設定信号の
活性状態及び非活性状態を制御する制御回路とをさらに
備えて構成される。
【００２６】この発明の一つの態様においては、請求項
８記載のスキャンレジスタ回路のように、前記外部期待
値信号及び前記外部出力信号を受け、前記外部出力信号
が所定の値のとき、前記外部期待値信号をそのまま出力
可能にする外部信号出力手段をさらに備えて構成され
る。
【００２７】望ましくは、請求項９記載のスキャンレジ
スタ回路のように、前記選択制御信号は前記第２のクロ
ック信号である。
【００２８】この発明にかかる請求項１０記載のスキャ
ンレジスタ回路は、第１のデータ入力部及び第１のデー
タ出力部を有し、第１の合成クロック信号を受け、該第
１の合成クロック信号が活性状態のとき、前記第１のデ
ータ入力部より得られる信号を格納データとして取り込
み、該格納データを第１のデータ出力部から出力し、前
記第１の合成クロック信号が非活性状態のとき、前記格
納データを保持し、該保持した前記格納データを前記第
１のデータ出力部から出力する第１のラッチ回路と、合
成選択制御信号を受け、該合成選択制御信号の活性状態
／非活性状態に基づき、第１の外部入力部及び第２の外
部入力部よりそれぞれ得られる第１及び第２の外部入力
信号のうち、一方の外部入力信号を選択データとして、
前記第１のラッチ回路の前記第１のデータ入力部に出力
する選択回路と、第２のクロック信号を受け、前記第１
のクロック信号及び前記第１の合成クロック信号のうち
の一方の信号である第１のクロック関連信号と前記第２
のクロック信号に基づき、前記第１のクロック関連信号
及び第２のクロック信号が共に非活性状態のときのみ活
性状態となる第２の合成クロック信号を出力する合成ク
ロック信号出力回路と、第２のデータ入力部及び第２の
データ出力部を有し、前記第２のデータ入力部が前記第
１のラッチ回路の前記第１のデータ入力部に接続され、
前記第２の合成クロック信号を受け、該第２の合成クロ
ック信号が活性状態のとき、前記第２のデータ入力部よ
り得られる信号を格納データとして取り込み、該格納デ
ータを第２のデータ出力部から外部出力信号として出力
し、前記第２の合成クロック信号が非活性状態のとき、
前記格納データを保持し、該保持した前記格納データを
外部出力信号として、前記第２のデータ出力部から出力
する第２のラッチ回路と、前記第１の外部入力信号と前
記外部出力信号とを比較して比較結果信号を出力する比
較回路と、テストモード制御信号を受け、前記テストモ
ード信号が非活性状態のとき、前記第１のクロック信号
をそのまま前記第１の合成クロック信号とし、前記テス
トモード制御信号が活性状態のとき、前記比較結果信号
に基づき、前記第１の合成クロック信号の活性状態及び
非活性状態を制御するととともに、前記合成選択制御信
号の活性状態及び非活性状態を制御する制御回路とを備
えて構成される。
【００２９】
【００３０】この発明にかかる請求項１１記載のテスト
補助回路は、請求項２記載のスキャンレジスタ回路を複
数個備え、該複数個のスキャンレジスタ回路を、前記第
２の外部入力部を入力とし前記第２のデータ出力部を出
力として直列に接続して構成される。
【００３１】この発明にかかる請求項１２記載のテスト
補助回路は、請求項４記載のスキャンレジスタ回路を複
数個備え、該複数個のスキャンレジスタ回路を、前記第
２の外部入力部を入力とし前記第２のデータ出力部を出
力として直列に接続して構成される。
【００３２】この発明にかかる請求項１３記載のテスト
補助回路は、請求項７記載のスキャンレジスタ回路を複
数個備え、該複数個のスキャンレジスタ回路を、前記第
２の外部入力部を入力とし前記第２のデータ出力部を出
力として直列に接続して構成される。
【００３３】この発明にかかる請求項１４記載のテスト
補助回路は、請求項１０記載のスキャンレジスタ回路を
複数個備え、該複数個のスキャンレジスタ回路を、前記
第２の外部入力部を入力とし前記第２のデータ出力部を
出力として直列に接続して構成される。
【００３４】
【作用】この発明における請求項１記載のテスト補助回
路に用いられる複数個のスキャンレジスタ回路はそれぞ
れ、第２のクロック信号を合成クロック信号出力用と、
選択回路の第１及び第２の外部入力信号の選択用とに用
いるため、制御信号数を省略することができる。
【００３５】この発明における請求項２記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、第１のクロック信号をそのまま第１
の合成クロック信号とし、テストモード制御信号が活性
状態のとき、外部比較入力信号と外部出力信号とを比較
して得られる比較結果信号に基づき、非活性信号及び第
１のクロック信号のうち一方の信号を第１の合成クロッ
ク信号として選択制御している。
【００３６】したがって、以下に述べる被テスト回路の
テスト動作が可能となる。
【００３７】まず、外部出力信号として被テスト回路の
出力信号の検証用データが出力されるように設定する。
そして、テストモード制御信号を活性状態にし、外部比
較入力信号として被テスト回路の出力信号を取り込み、
選択回路の選択データとして異常検証値を取り込むよう
に設定し、比較結果信号に基づき、被テスト回路の出力
信号が異常の場合に第１のクロック信号を合成クロック
信号として選択するようにすれば、被テスト回路の出力
信号の異常検出時にはスキャンレジスタ回路の第１のラ
ッチ回路の格納データとして異常検証値を取り込むこと
ができる。
【００３８】この発明における請求項４記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、データ設定信号を非活性状態にする
とともに、第１のクロック信号をそのまま第１の合成ク
ロック信号とし、テストモード制御信号が活性状態のと
き、外部比較入力信号と外部出力信号との比較結果に基
づき、データ設定信号の活性状態及び非活性状態を制御
している。
【００３９】したがって、以下に述べる被テスト回路の
テスト動作が可能となる。
【００４０】まず、外部出力信号として被テスト回路の
出力信号の検証用データが出力されるように設定する。
そして、テストモード制御信号を活性状態にし、外部比
較入力信号として被テスト回路の出力信号を取り込み、
外部比較入力信号と外部出力信号との比較結果に基づ
き、被テスト回路の出力信号が異常の場合にデータ設定
信号が活性状態となるように制御すれば、被テスト回路
の出力信号の異常検出時にはスキャンレジスタ回路の第
１のラッチ回路の格納データとして固定データを取り込
むことができる。ただし、固定データと検証用データと
は異なる値に設定する必要がある。
【００４１】この発明における請求項７記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、第１のクロック信号をそのまま第１
の合成クロック信号とし、テストモード制御信号が活性
状態のとき、第１の合成クロック信号を非活性状態にす
るとともに、外部比較入力信号と外部期待値信号とを比
較して得られる比較結果信号に基づき、データ設定信号
の活性状態及び非活性状態を制御している。
【００４２】したがって、以下に述べる被テスト回路の
テスト動作が可能となる。
【００４３】まず、固定データと異なる外部出力信号が
出力されるように設定する。そして、テストモード制御
信号を活性状態にし、外部比較入力信号として被テスト
回路の出力信号を取り込むとともに検証用データとして
外部期待値信号を取り込み、比較結果信号に基づき、被
テスト回路の出力信号が異常の場合にデータ設定信号が
活性状態となるように制御すれば、被テスト回路の出力
信号の異常検出時にはスキャンレジスタ回路の第１のラ
ッチ回路の格納データとして固定データを取り込むこと
ができる。
【００４４】この発明における請求項１０記載のスキャ
ンレジスタ回路における制御回路は、テストモード信号
が非活性状態のとき、第１のクロック信号をそのまま第
１の合成クロック信号とし、テストモード制御信号が活
性状態のとき、比較結果信号に基づき、第１の合成クロ
ック信号の活性状態及び非活性状態を制御するととも
に、合成選択制御信号の活性状態及び非活性状態を制御
している。
【００４５】したがって、以下に述べる被テスト回路の
テスト動作が可能となる。
【００４６】まず、外部出力信号として被テスト回路の
出力信号の検証用データが出力されるように設定する。
そして、テストモード制御信号を活性状態にし、第１の
外部入力信号として被テスト回路の出力信号を取り込む
ように設定し、比較結果信号に基づき、被テスト回路の
出力信号が異常の場合に、第１の合成クロック信号を活
性状態にし、選択回路で第１の外部入力信号が選択され
るようにすれば、被テスト回路の出力信号の異常検出時
にはスキャンレジスタ回路の第１のラッチ回路の格納デ
ータとして、被テスト回路の異常な出力信号を取り込む
ことができる。
【００４７】
【実施例】
＜第１の実施例＞図１はこの発明の第１の実施例である
スキャンレジスタ回路の構成を示す回路図、図２は図１
のスキャンレジスタ回路を複数段、直列に接続すること
により構成されるテスト補助回路を示す回路図である。
図中、１ａ、１ｂはラッチ回路、２はセレクタ回路、３
はＮＯＲゲート、５は被テスト論理回路、６は図１で示
したスキャンレジスタ回路である。なお、ラッチ回路１
ａ、１ｂはイネーブル端子ＥＮ１，ＥＮ２それぞれを介
して得られる信号が“Ｈ”レベル（活性状態）でデータ
通過状態（イネーブル状態）、“Ｌ”レベル（非活性状
態）でデータ保持状態（非イネーブル状態）になる。
【００４８】図１で示したスキャンレジスタ回路と図２
６で示した従来のスキャンレジスタ回路との比較から明
らかなように、第１の実施例のスキャンレジスタ回路か
らモード制御信号ＭＤが省略されている。
【００４９】以下、図１で示したスキャンレジスタ回路
について詳述する。
【００５０】ラッチ回路１ａのデータ出力Ｑ１はラッチ
回路１ｂのデータ入力Ｄ２に接続される。第１のクロッ
ク信号ＣＫはラッチ回路１ａのイネーブル端子ＥＮ１に
供給されるとともに、ＮＯＲゲート３の一方入力として
付与される。ＮＯＲゲート３の他方入力には第２のクロ
ック信号ＳＣＫが供給される。そして、ＮＯＲゲート３
の出力が合成クロック信号Ｓ３としてラッチ回路１ｂの
イネーブル端子ＥＮ２に供給される。
【００５１】したがって、第２のクロック信号ＳＣＫが
“Ｈ”レベルの場合は、合成クロック信号Ｓ３が“Ｌ”
レベルとなり、ラッチ回路１ｂは強制的にデータ保持状
態になる。一方、第２のクロック信号ＳＣＫが“Ｌ”レ
ベルの場合は第１のクロック信号ＣＫの反転信号によっ
てラッチ回路１ｂは制御される。
【００５２】また、第２のクロック信号ＳＣＫがセレク
タ回路２の選択制御信号としても付与される。そして、
第２のクロック信号ＳＣＫにより、セレクタ回路２がシ
フトイン端子ＳＩ側を選択するときにラッチ回路１ｂが
強制的にデータ保持状態になるように接続される。図１
及び以後に提示する同様の図面はこのことを明確にする
為にセレクタ回路２の入力Ａ、入力Ｂを入力０、入力１
で示している。つまり、第２のクロック信号ＳＣＫが
“Ｈ”レベル（“１”）のときはセレクタ回路２はシフ
トイン端子ＳＩ側を選択し、この時ラッチ回路１ｂは強
制的にデータ保持状態になる。
【００５３】次に、図２で示したテスト補助回路の構成
について説明する。同図に示すように、スキャンレジス
タ回路６（図１あるいは図２で示した構成）が、シフト
イン端子ＳＩを入力とし、データ出力Ｑを出力としてｍ
個直列に接続される。
【００５４】そして、制御信号ＣＭＰ、第１のクロック
信号ＣＫ、第２のクロック信号ＳＣＫが共通に各スキャ
ンレジスタ回路６に与えられる。また、各スキャンレジ
スタ回路１０のＱ出力が被テスト論理回路５に付与され
る。
【００５５】図３は第２のクロック信号ＳＣＫが定常的
に“Ｌ”レベルの場合の動作波形を示す波形図である。
以下、同図を参照して、第２のクロック信号ＳＣＫが
“Ｌ”の場合における図１で示したスキャンレジスタ回
路の動作について説明する。
【００５６】第２のクロック信号ＳＣＫが“Ｌ”のと
き、ラッチ回路１ｂは第１のクロック信号ＣＫの反転信
号となる合成クロック信号Ｓ３により制御されるため、
第１のクロック信号ＣＫの信号レベルに応じてラッチ回
路１ａ、１ｂは交互にイネーブル状態になる。
【００５７】したがって、第２のクロック信号ＳＣＫが
“Ｌ”レベルの場合はラッチ回路１ａ、１ｂはエッジト
リガ型フリップフロップ回路と等価な動作を行う。つま
り、第１のクロック信号ＣＫの立ち下がりエッジに同期
して入力Ｄ端子Ｄ１のデータを取り込み、取り込んだデ
ータを直ちに出力Ｑ端子Ｑ２に出力する。このように、
第２のクロック信号ＳＣＫが“Ｌ”レベルの場合、セレ
クタ回路２はＤ端子側（入力０側）を選択するのでＤ端
子より得られるデータがこのフリップフロップ回路に取
り込まれる。
【００５８】図４は図２で示したテスト補助回路の直列
シフト動作を示す波形図である。以下、図４を参照し
て、図２で示したテスト補助回路の動作を説明する。
【００５９】第２のクロック信号ＳＣＫが“Ｈ”レベル
で且つ第１のクロック信号ＣＫが“Ｈ”レベルの時は、
セレクタ回路２はシフトイン端子ＳＩ側（入力１側）を
選択しているのでシフトイン端子ＳＩのデータがラッチ
回路１ａに取り込まれる。この時、ラッチ回路１ｂはデ
ータ保持状態である。
【００６０】そして、第２のクロック信号ＳＣＫが
“Ｌ”レベルで且つ第１のクロック信号ＣＫが“Ｌ”レ
ベルの時は、ラッチ回路１ａの出力データＱ１がラッチ
回路１ｂに取り込まれる。この時、ラッチ回路１ａはデ
ータ保持状態である。つまり、図２９で示した従来例と
同様、第１のクロック信号ＣＫをポジティブクロックと
し、第２のクロック信号ＳＣＫをネガティブクロックに
した２相クロックによる安定な直列シフト動作が行え
る。
【００６１】したがって、被テスト論理回路５に対する
テストを以下の方法により実現することができる。
【００６２】まず、第２のクロック信号ＳＣＫを“Ｈ”
にして、初段のスキャンレジスタ回路６のシフトイン端
子ＳＩよりデータを順次入力し、直列シフト動作によ
り、すべてのスキャンレジスタ回路６にデータを格納し
た後、各スキャンレジスタ回路６の格納データをＱ出力
から被テスト論理回路５に出力する。
【００６３】そして、第２のクロック信号ＳＣＫを
“Ｌ”にして、フリップフロップ動作を行い、各スキャ
ンレジスタ回路６のＤ入力から、被テスト論理回路５の
出力データを取り込む。
【００６４】その後、第２のクロック信号ＳＣＫを
“Ｈ”にして、直列シフト動作を行い、最終段のスキャ
ンレジスタ回路６のシフトアウト端子ＳＯからデータを
出力し、すべてのスキャンレジスタ回路６の格納データ
を外部信号として出力し、その外部信号を検証すること
により被テスト論理回路５の動作テストを行う。
【００６５】以上にように第１の実施例のスキャンレジ
スタ回路は従来のテスト補助回路と同様に通常動作時は
１相エッジトリガ型フリップフロップ回路として動作
し、テスト時には２相クロックで直列シフト動作を行う
機能を有しながら、モード制御信号ＭＤを省略できる
分、従来よりも制御信号数を減らすことができる。
【００６６】したがって、複数のスキャンレジスタ回路
から構成されるテスト補助回路の制御信号配線数を従来
に比べ大幅に削減することができる。
【００６７】＜第２の実施例＞図５及び図６はこの発明
の第２の実施例であるスキャンレジスタ回路の構成を示
す回路図である。図７及び図８は、図５または図６のス
キャンレジスタ回路を複数段、直列に接続することによ
り構成されるＲＡＭのテスト補助回路を示す回路図であ
る。
【００６８】図５に示すように、ラッチ回路１ａのデー
タ出力Ｑ１はラッチ回路１ｂのデータ入力Ｄ２に接続さ
れる。第１のクロック信号ＣＫはＡＮＤゲート９の一方
入力として付与されるとともに、ＮＯＲゲート３の一方
入力として付与される。そして、第２のクロック信号Ｓ
ＣＫがＮＯＲゲート３の他方入力として付与され、ＮＯ
Ｒゲート３の出力である合成クロック信号Ｓ３がラッチ
回路１ｂのイネーブル端子ＥＮ２に付与される。したが
って、第２のクロック信号ＳＣＫが“Ｈ”レベルの場合
はラッチ回路１ｂは強制的にデータ保持状態になり、第
２のクロック信号ＳＣＫが“Ｌ”レベルの場合は第１の
クロック信号ＣＫの反転信号となる合成クロック信号Ｓ
３によってラッチ回路１ｂは制御される。また、制御信
号ＣＭＰがＮＡＮＤゲート８の一方入力として付与され
る。
【００６９】被比較信号ＦがイクスクルーシブＯＲゲー
ト７の一方入力に付与され、ラッチ回路１ｂのデータ出
力Ｑ２はイクスクルーシブＯＲゲート７の他方入力に付
与される。そして、イクスクルーシブＯＲゲート７の出
力がＮＡＮＤゲート８の他方入力として付与される。こ
のＮＡＮＤゲート８の出力がＡＮＤゲート９の他方入力
となる。
【００７０】そして、ＡＮＤゲート９の出力である合成
クロック信号Ｓ９がラッチ回路１ａのイネーブル端子Ｅ
Ｎ１に供給され、ＮＯＲゲート３の出力である合成クロ
ック信号Ｓ３がラッチ回路１ｂのイネーブル端子ＥＮ２
に供給される。なお、ラッチ回路１ａ、１ｂはイネーブ
ル端子ＥＮ１，ＥＮ２それぞれを介して得られる信号が
“Ｈ”レベル（活性状態）でデータ通過状態（イネーブ
ル状態）、“Ｌ”レベル（非活性状態）でデータ保持状
態（非イネーブル状態）になる。
【００７１】また、第２のクロック信号ＳＣＫがセレク
タ回路２の制御信号としても付与される。そして、第２
のクロック信号ＳＣＫにより、セレクタ回路２がシフト
イン端子ＳＩ側を選択するときにラッチ回路１ｂが強制
的にデータ保持状態になるように構成される。つまり、
第２のクロック信号ＳＣＫが“Ｈ”レベル（“１”）の
ときはセレクタ回路２はシフトイン端子ＳＩ側を選択
し、この時ラッチ回路１ｂは強制的にデータ保持状態に
なる。
【００７２】また、図６で示したスキャンレジスタ回路
はＮＯＲゲート３の一方入力がＡＮＤゲート９の出力と
なる点を除いて、図５で示したスキャンレジスタ回路と
同一の構成である。
【００７３】以下、図５、図６のスキャンレジスタ回路
の動作について説明する。なお、図６のスキャンレジス
タ回路は実質的に図５のスキャンレジスタ回路と等価な
動作を実行するため、以下では図５のスキャンレジスタ
回路で代表して説明する。
【００７４】制御信号ＣＭＰが“Ｌ”レベルの場合はＮ
ＡＮＤゲート８の出力は“Ｈ”レベルであり、被比較信
号Ｆの信号レベルに関わらず、第１のクロック信号ＣＫ
がそのまま合成クロック信号Ｓ９となるため、図１で示
した第１の実施例のスキャンレジスタ回路と等価な動作
が行われる。つまり、通常動作時（第２のクロック信号
ＳＣＫが“Ｌ”固定）は第１のクロック信号ＣＫによっ
て１相エッジトリガ型フリップフロップ回路として動作
し、シフト動作時には第１のクロック信号ＣＫと第２の
クロック信号ＳＣＫの２相クロックで直列シフト動作を
行うことができる。
【００７５】次に制御信号ＣＭＰが“Ｈ”レベルの動作
を説明する。
【００７６】制御信号ＣＭＰが“Ｈ”レベルの場合、Ｎ
ＡＮＤゲート８の出力はイクスクルーシブＯＲゲート７
の出力の反転データとなる。イクスクルーシブＯＲゲー
ト７には被比較信号Ｆとラッチ回路１ｂの出力信号Ｑ２
とが入力されており、この比較結果に応じてラッチ回路
１ａに対する第１のクロック信号ＣＫの伝達がＡＮＤゲ
ート９によって抑制される。イクスクルーシブＯＲゲー
ト７の出力が“Ｌ”レベルの場合（データ出力Ｑ２と被
比較信号Ｆとが一致した場合）には第１のクロック信号
ＣＫが合成クロック信号Ｓ９としてラッチ回路１ａのイ
ネーブル端子ＥＮ１に伝わる。
【００７７】ＲＡＭテスト時には第２のクロック信号Ｓ
ＣＫは“Ｈ”レベルに設定されるため、シフトイン端子
ＳＩのデータがラッチ回路１ａに取り込まれる事にな
る。したがって、シフトイン動作によってラッチ回路１
ａに格納されたデータとは逆のデータをシフトイン端子
ＳＩに与えておけば、イクスクルーシブＯＲゲート７の
出力が“Ｌ”レベルの場合に、ラッチ回路１ａの保持デ
ータが反転することになる。
【００７８】一方、イクスクルーシブＯＲゲート７の出
力が一度も“Ｌ”レベルならない場合は、ラッチ回路１
ａの保持データは反転しない。したがって、ＲＡＭから
フェイルデータが読み出された場合にイクスクルーシブ
ＯＲゲート７の出力が“Ｌ”レベルになるように設定す
れば、ＲＡＭのパス／フェイル情報をラッチ回路１ａに
保持させることができる。そして、このパス／フェイル
情報はＲＡＭテストの後に、シフトアウト動作によって
読み出すことができる。
【００７９】次に、図７で示したＲＡＭのテスト補助回
路の構成について説明する。同図に示すように、スキャ
ンレジスタ回路１０（図５あるいは図６で示した構成）
が、シフトイン端子ＳＩを入力とし、データ出力Ｑを出
力としてｍ個直列に接続される。
【００８０】そして、ＲＡＭ１１の各データ出力ＤＯ０
〜ＤＯ(m-1) がそれぞれ対応のスキャンレジスタ回路１
０のＤ入力、Ｆ入力（被比較信号Ｆ）に出力されるよう
に接続される。したがって、このテスト補助回路はＲＡ
Ｍ１１のデータ出力レジスタとしても機能する。また、
制御信号ＣＭＰ、第１のクロック信号ＣＫ、第２のクロ
ック信号ＳＣＫが共通に各スキャンレジスタ回路１０に
与えられる。また、各スキャンレジスタ回路１０のＱ出
力が被テスト論理回路５に付与される。
【００８１】次に、図８で示したＲＡＭのテスト補助回
路の構成について説明する。同図に示すように、スキャ
ンレジスタ回路１０が、シフトイン端子ＳＩを入力と
し、データ出力Ｑを出力としてｍ個直列に接続される。
【００８２】そして、ＲＡＭ１１のデータ出力ＤＯ０〜
ＤＯ(m-1) がそれぞれ対応のスキャンレジスタ回路１０
のＦ入力に出力されるとともに、被テスト論理回路５に
出力されるように接続される。また、各スキャンレジス
タ回路のＱ出力がＲＡＭ１１の対応のデータ入力ＤＩ０
〜ＤＩ(m-1) に出力されるように接続される。したがっ
て、このＲＡＭのテスト補助回路はＲＡＭ１１のデータ
入力レジスタとしても機能する。制御信号ＣＭＰ、第１
のクロック信号ＣＫ、第２のクロック信号ＳＣＫが共通
に各スキャンレジスタ回路１０に与えられる。また、被
テスト論理回路５の出力が各スキャンレジスタ回路１０
のＤ入力に付与される。
【００８３】図７及び図８で示した第２の実施例のテス
ト補助回路は、第１の実施例のテスト補助回路と同様に
して、被テスト論理回路５に対するテストを行うことが
できる。ただし、被テスト論理回路５の出力データは被
テスト論理回路５の図示しない外部出力端子から取り込
む。また、図８で示したテスト補助回路は、ＲＡＭ１１
を経由して被テスト論理回路５にデータを入力する構成
となる。
【００８４】図９は、図７あるいは図８で示したテスト
補助回路における一つのスキャンレジスタ回路における
ＲＡＭのテスト動作を示す波形図である。以下、図９を
参照して、図７（図８）で示したテスト補助回路のＲＡ
Ｍのテスト動作を説明する。
【００８５】まず、制御信号ＣＭＰを“Ｌ”にして、図
９の期間Ｔ１及びＴ２に示すように、シフトイン動作を
行い、ＲＡＭの“１”読み出しテストを前提として、初
期データ“０”がラッチ回路１ａ、１ｂに設定される。
【００８６】そして、制御信号ＣＭＰを“Ｈ”にするこ
とにより、期間Ｔ３からＲＡＭのテスト動作が開始され
る。この際、シフトイン端子ＳＩにデータ“１”を設定
しておく。つまり、ラッチ回路１ａ、ラッチ回路１ｂに
格納されたデータと反転したデータに設定する。したが
って、図７，図８に示すように、複数のスキャンレジス
タ回路１０が直列接続されたスキャンパスに対しては初
期データとして０１０１…０１のデータをシフトインす
る事によって、各スキャンレジスタ回路１０のシフトイ
ン端子ＳＩに格納データの反転データを付与できる。つ
まり、隣同志のスキャンレジスタに異なる値を設定して
おく。このとき、ＲＡＭ１１のデータ出力ＤＯ０〜ＤＯ
(m-1) の期待値は１０１０…１０となる。
【００８７】したがって、図９で示したテスト動作を行
うスキャンレジスタ回路１０におけるＲＡＭの読み出し
期待値は、ラッチ回路１ｂの保持するデータ“０”とは
逆のデータ“１”となる。
【００８８】ＲＡＭ１１のテスト期間中、図９の期間Ｔ
４に示すように、フェイルデータ“０”がＲＡＭ１１か
ら読み出された場合、合成クロック信号Ｓ９が第１のク
ロック信号ＣＫとなるため、シフトイン端子ＳＩのデー
タ“１”がラッチ回路１ａに取り込まれる。その後、正
常なデータがＲＡＭ１１から読み出されてもラッチ回路
１ａの保持するデータ“１”が反転する事はない。
【００８９】そして、制御信号ＣＭＰを“Ｌ”にして、
期間Ｔ６から、直列シフト動作を順次行い、最終段のス
キャンレジスタ回路１０のＱ出力であるシフトアウトデ
ータＳＯを取り出し、ＲＡＭ１１の各データ出力ＤＯ０
〜ＤＯ(m-1) としてフェイルデータが出力されたか否か
を検証する。
【００９０】このように、図７あるいは図８で示した第
２の実施例のテスト補助回路は、図２で示した第１の実
施例のテスト補助回路の被テスト論理回路５に対するテ
スト動作に加え、制御信号ＣＭＰの信号レベルを“Ｈ”
にして、もう１つの被テスト回路であるＲＡＭ１１の読
み出しテストを、ＲＡＭ１１の出力信号と検証データと
の比較を自身で行って実行することができる。
【００９１】また、図５、図６では比較回路７としてイ
クスクルーシブＯＲゲートを示したが、イクスクルーシ
ブＮＯＲゲートを用いてもよい。ただし、イクスクルー
シブＮＯＲゲートを用いる場合は読み出し期待値と同じ
値をラッチ回路１ａ、１ｂにシフトインしておく必要が
有る。
【００９２】＜第３の実施例＞図１０及び図１１はこの
発明の第３の実施例であるスキャンレジスタ回路の構成
を示す回路図である。
【００９３】図１０に示すように、第１のクロック信号
ＣＫはＡＮＤゲート９ａの一方入力として付与される。
また、制御信号ＣＭＰがインバータ１３ａを介してＡＮ
Ｄゲート９ａの他方入力として付与されるとともに、Ａ
ＮＤゲート９ｂの一方入力として付与される。ＡＮＤゲ
ート９ｂの他方入力として第１のクロック信号ＣＫが付
与される。そして、ＡＮＤゲート９ａの出力である合成
クロック信号Ｓ９がセット／リセット機能付ラッチ回路
１２ａのイネーブル端子ＥＮ１に付与される。
【００９４】被比較信号ＦがＡＮＤゲート９ｄの第１入
力として付与されるとともに、インバータ１３ｃを介し
てＡＮＤゲート９ｃの第１入力として付与される。ラッ
チ回路１ｂのＱ出力はＡＮＤゲート９ｄの第２入力とし
て付与されるとともに、インバータ１３ｂを介してＡＮ
Ｄゲート９ｃの第２入力として付与される。ＡＮＤゲー
ト９ｂの出力がＡＮＤゲート９ｃ及び９ｄの第３入力と
して共通に付与される。そして、ＡＮＤゲート９ｄの出
力であるリセット信号ＳＲがセット／リセット機能付ラ
ッチ回路１２ａのリセット入力Ｒに付与され、ＡＮＤゲ
ート９ｃの出力であるセット信号ＳＳがセット／リセッ
ト機能付ラッチ回路１２ａのセット入力Ｓに付与され
る。
【００９５】なお、他の構成は、ラッチ回路１ａがセッ
ト／リセット機能付ラッチ回路１２ａに置き換わる点を
除いて、図５で示した第３の実施例の構成と同様である
ため、説明は省略する。
【００９６】また、図１１で示したスキャンレジスタ回
路はＮＯＲゲート３の一方入力がＡＮＤゲート９ａの出
力となる点を除いて、図１０で示したスキャンレジスタ
回路と同一の構成である。
【００９７】図１０（図１１）で示したスキャンレジス
タ回路を、第２の実施例同様、図７あるいは図８に示す
ように、直列に接続することにより、テスト補助回路を
構成することができる。
【００９８】以下、図１０、図１１のスキャンレジスタ
回路の動作について説明する。なお、図１１のスキャン
レジスタ回路は実質的に図１０のスキャンレジスタ回路
と等価な動作を実行するため、以下では図１０のスキャ
ンレジスタ回路で代表して説明する。
【００９９】制御信号ＣＭＰが“Ｌ”レベルの場合はイ
ンバータ１３ａの出力は“Ｈ”レベルであり、ＡＮＤゲ
ート９ｃ及び９ｄの出力であるリセット信号ＳＲ及びセ
ット信号ＳＳが“Ｌ”となるため、被比較信号Ｆの信号
レベルに関わらず、図１の回路と等価な動作が行われ
る。つまり、通常動作時（第２のクロック信号ＳＣＫが
“Ｌ”固定）は第１のクロック信号ＣＫによって１相エ
ッジトリガ型フリップフロップ回路として動作し、シフ
ト動作時には第１のクロック信号ＣＫと第２のクロック
信号ＳＣＫの２相クロックで直列シフト動作を行うこと
ができる。
【０１００】次に制御信号ＣＭＰが“Ｈ”レベルの動作
を説明する。
【０１０１】制御信号ＣＭＰが“Ｈ”レベルの場合、イ
ンバータ１３ａの出力は“Ｌ”となり、第１のクロック
信号ＣＫはＡＮＤゲート９ａによってラッチ回路１２ａ
のイネーブル端子ＥＮ１に伝わることを妨げられる。こ
の状態では第１のクロック信号ＣＫはＡＮＤゲート９ｂ
を介してＡＮＤゲート９ｃ及び９ｄに伝わる。
【０１０２】ＡＮＤゲート９ｃ及び９ｄとインバータ１
３ｂ及び１３ｃは比較回路を構成しており、被比較信号
Ｆとラッチ回路１ｂのデータ出力Ｑ２とを比較する。こ
の比較結果に基づき、第１のクロック信号ＣＫが与えら
れたときにラッチ回路１２ａのセット端子Ｓまたはリセ
ット端子Ｒのどちらかに“Ｈ”が伝えられる。
【０１０３】すなわち、データ出力Ｑ２と被比較信号Ｆ
とが共に“１”の場合、第１のクロック信号ＣＫが
“Ｈ”のときリセット信号ＳＲが“Ｈ”となり、セット
／リセット機能付ラッチ回路１２ａにリセットがかけら
れる。一方、データ出力Ｑ２と被比較信号Ｆとが共に
“０”の場合、第１のクロック信号ＣＫが“Ｈ”のとき
セット信号ＳＳが“Ｈ”となり、セットがかけられる。
【０１０４】図１２は、第３の実施例のテスト補助回路
の一つのスキャンレジスタ回路におけるＲＡＭのテスト
動作を示す波形図である。以下、図１２を参照して、第
３の実施例のテスト補助回路のＲＡＭのテスト動作を説
明する。
【０１０５】まず、制御信号ＣＭＰを“Ｌ”にして、図
１２の期間Ｔ１及びＴ２に示すように、シフトイン動作
により、ＲＡＭの“１”読み出しテストを前提として、
初期データ“０”をラッチ回路１ａ、１ｂに設定する。
【０１０６】そして、制御信号ＣＭＰを“Ｈ”にするこ
とにより、期間Ｔ３からＲＡＭのテスト動作が開始され
る。この際、シフトイン端子ＳＩに与えるデータは任意
でよい。図１２で示したテスト動作を行うスキャンレジ
スタ回路１０におけるＲＡＭの読み出し期待値はラッチ
回路１ｂの保持するデータ“０”とは逆のデータ“１”
となる。
【０１０７】ＲＡＭ１１のテスト期間中、図１２の期間
Ｔ４に示すように、フェイルデータ“０”がＲＡＭ１１
から読み出された場合、セット信号ＳＳが“Ｈ”に変化
してセット／リセット機能付ラッチ回路１２ａにセット
がかかり、セット／リセット機能付ラッチ回路１２ａは
“１”を保持する。その後、正常なデータがＲＡＭ１１
から読み出されてもラッチ回路１ａの保持するデータ
“１”が変化する事はない。
【０１０８】そして、制御信号ＣＭＰを“Ｌ”にして、
期間Ｔ６から、シフト動作を行い、最終段のスキャンレ
ジスタ回路１０のＱ出力であるシフトアウトデータＳＯ
を順次取り出し、ＲＡＭ１１の各データ出力ＤＯ０〜Ｄ
Ｏ(m-1) としてフェイルデータが出力されたか否かを検
証する。
【０１０９】図１３は、第３の実施例のＲＡＭのテスト
補助回路の一つのスキャンレジスタ回路における他のテ
スト動作を示す波形図である。以下、図１３を参照し
て、第３の実施例のテスト動作を説明する。
【０１１０】まず、制御信号ＣＭＰを“Ｌ”にして、図
１３の期間Ｔ１及びＴ２に示すように、シフトイン動作
により、ＲＡＭの“０”読み出しテストを前提として、
初期データ“１”をラッチ回路１ａ、１ｂに設定する。
【０１１１】そして、制御信号ＣＭＰを“Ｈ”にするこ
とにより、期間Ｔ３からＲＡＭのテスト動作が開始され
る。この際、シフトイン端子ＳＩに与えるデータは任意
でよい。図１３で示したテスト動作を行うスキャンレジ
スタ回路１０におけるＲＡＭの読み出し期待値はラッチ
回路１ｂの保持するデータ“１”とは逆のデータ“０”
となる。
【０１１２】ＲＡＭ１１のテスト期間中、図１３の期間
Ｔ４に示すように、フェイルデータ“１”がＲＡＭ１１
から読み出された場合、リセット信号ＳＲが“Ｈ”に変
化してセット／リセット機能付ラッチ回路１２ａにリセ
ットがかかり、セット／リセット機能付ラッチ回路１２
ａは“０”を保持する。その後、正常なデータがＲＡＭ
１１から読み出されてもラッチ回路１ａの保持するデー
タ“０”が変化する事はない。
【０１１３】そして、制御信号ＣＭＰを“Ｌ”にして、
期間Ｔ６から、シフト動作を行い、最終段のスキャンレ
ジスタ回路１０のＱ出力であるシフトアウトデータＳＯ
を順次取り出し、ＲＡＭ１１の各データ出力ＤＯ０〜Ｄ
Ｏ(m-1) としてフェイルデータが出力されたか否かを検
証する。
【０１１４】このように、第３の実施例のＲＡＭのテス
ト補助回路は、第２の実施例のテスト補助回路と同様、
被テスト論理回路５に対するテストを行うとともに、制
御信号ＣＭＰの信号レベルが“Ｈ”のとき、もう１つの
被テスト回路であるＲＡＭ１１の読み出しテストを、Ｒ
ＡＭ１１の出力信号と検証データとの比較を自身で行っ
て実行することができる。
【０１１５】しかも、シフトイン端子ＳＩに付与するデ
ータの制約がなくなる分、第２の実施例のテスト補助回
路よりも、ＲＡＭのテストが容易にできる効果を奏す
る。
【０１１６】また、図１０、図１１では比較回路７とし
てイクスクルーシブＯＲゲートを示したが、イクスクル
ーシブＮＯＲゲートを用いてもよい。ただし、イクスク
ルーシブＮＯＲゲートを用いる場合は読み出し期待値と
同じ値をラッチ回路１ａ、１ｂにシフトインしておく必
要が有る。
【０１１７】＜第４の実施例＞図１４及び図１５はこの
発明の第４の実施例であるスキャンレジスタ回路の構成
を示す回路図である。図１６及び図１７は、図１４また
は図１５のスキャンレジスタ回路を複数段、直列に接続
することにより構成されるＲＡＭのテスト補助回路を示
す回路図である。
【０１１８】図１４に示すように、第１のクロック信号
ＣＫはＡＮＤゲート９ａの一方入力として付与される。
また、制御信号ＣＭＰがインバータ１３ａを介してＡＮ
Ｄゲート９ａの他方入力として付与される。そして、Ａ
ＮＤゲート９ａの出力である合成クロック信号Ｓ９がセ
ット機能付ラッチ回路１４ａのイネーブル端子ＥＮ１に
付与される。
【０１１９】外部信号ＥＸＰと被比較信号Ｆとがイクス
クルーシブＯＲゲート７に入力される。そして、ＡＮＤ
ゲート９ｅの第１入力としてイクスクルーシブＯＲゲー
ト７の比較出力Ｘが付与され、第２入力として第１のク
ロック信号ＣＫが付与され、第３入力として制御信号Ｃ
ＭＰが付与される。そして、ＡＮＤゲート９ｅの出力で
あるセット信号ＳＳがセット機能付ラッチ回路１４ａの
セット入力Ｓに付与される。
【０１２０】なお、他の構成は、ラッチ回路１ａがセッ
ト機能付ラッチ回路１４ａに置き換わる点を除いて、図
５で示した第４の実施例の構成と同様であるため、説明
は省略する。
【０１２１】また、図１５で示したスキャンレジスタ回
路はＮＯＲゲート３の一方入力がＡＮＤゲート９ａの出
力となる点を除いて、図１４で示したスキャンレジスタ
回路と同一の構成である。
【０１２２】以下、図１４、図１５のスキャンレジスタ
回路の動作について説明する。なお、図１５のスキャン
レジスタ回路は実質的に図１４のスキャンレジスタ回路
と等価な動作を実行するため、以下では図１４のスキャ
ンレジスタ回路で代表して説明する。
【０１２３】制御信号ＣＭＰが“Ｌ”レベルの場合、イ
ンバータ１３ａの出力は“Ｈ”レベルであり、セット信
号ＳＳが“Ｌ”であるため、被比較信号Ｆの信号レベル
に関わらず、図１の第１の実施例のスキャンレジスタ回
路と等価な動作が行われる。つまり、通常動作時（第２
のクロック信号ＳＣＫが“Ｌ”固定）は第１のクロック
信号ＣＫによって１相エッジトリガ型フリップフロップ
回路として動作し、テスト時には第１のクロック信号Ｃ
Ｋと第２のクロック信号ＳＣＫの２相クロックで直列シ
フト動作を行うことができる。
【０１２４】次に制御信号ＣＭＰが“Ｈ”レベルの動作
を説明する。
【０１２５】制御信号ＣＭＰが“Ｈ”レベルの場合、イ
ンバータ１３ａの出力は“Ｌ”となり、第１のクロック
信号ＣＫはＡＮＤゲート９ａによってラッチ回路１２ａ
のイネーブル端子ＥＮ１に伝わることを妨げられる。
【０１２６】このとき、ＡＮＤゲート９ｅの出力である
セット信号ＳＳは、第１のクロック信号ＣＫが与えられ
たときに、イクスクルーシブＯＲゲート７の比較出力Ｘ
によって決定する。
【０１２７】すなわち、外部信号ＥＸＰと被比較信号Ｆ
とが不一致の場合、第１のクロック信号ＣＫが“Ｈ”の
ときセット信号ＳＳが“Ｈ”となり、セット機能付ラッ
チ回路１４ａにセットがかけられる。外部信号ＥＸＰと
被比較信号Ｆとが一致した場合、第１のクロック信号Ｃ
Ｋが“Ｈ”となっても、セット信号ＳＳが“Ｌ”を維持
するため、セット機能付ラッチ回路１４ａにセットがか
けられることはない。
【０１２８】次に、図１６で示したテスト補助回路の構
成について説明する。同図に示すように、スキャンレジ
スタ回路１５（図１４あるいは図１５で示した構成）
が、シフトイン端子ＳＩを入力とし、データ出力Ｑを出
力としてｍ個直列に接続される。
【０１２９】そして、ＲＡＭ１１の各データ出力ＤＯ０
〜ＤＯ(m-1) がそれぞれ対応のスキャンレジスタ回路１
０のＤ入力、Ｆ入力（被比較信号Ｆ）に出力されるよう
に接続される。したがって、このテスト補助回路はＲＡ
Ｍ１１のデータ出力レジスタとしても機能する。
【０１３０】そして、外部信号ＥＸＰが外部入力端子Ｅ
ＸＰに付与され、制御信号ＣＭＰ、第１のクロック信号
ＣＫ、第２のクロック信号ＳＣＫが共通に各スキャンレ
ジスタ回路１０に与えられる。また、各スキャンレジス
タ回路５のＱ出力が被テスト論理回路５に付与される。
【０１３１】次に、図１７で示したＲＡＭのテスト補助
回路の構成について説明する。同図に示すように、スキ
ャンレジスタ回路１５が、シフトイン端子ＳＩを入力と
し、データ出力Ｑを出力としてｍ個直列に接続される。
【０１３２】そして、ＲＡＭ１１のデータ出力ＤＯ０〜
ＤＯ(m-1) がそれぞれ対応のスキャンレジスタ回路１０
のＦ入力に出力されるとともに、被テスト論理回路５に
出力されるように接続される。また、各スキャンレジス
タ回路のＱ出力がＲＡＭ１１の対応のデータ入力ＤＩ０
〜ＤＩ(m-1) に出力されるように接続される。したがっ
て、このテスト補助回路はＲＡＭ１１のデータ入力レジ
スタとしても機能する。被テスト論理回路５の出力が各
スキャンレジスタ回路１０のＤ入力に付与される。ま
た、制御信号ＣＭＰ、第１のクロック信号ＣＫ、第２の
クロック信号ＳＣＫが共通に各スキャンレジスタ回路１
５に与えられる。
【０１３３】図１６及び図１７で示した第４の実施例の
テスト補助回路は、第１の実施例のテスト補助回路と同
様にして、被テスト論理回路５に対するテストを行うこ
とができる。ただし、被テスト論理回路５の出力データ
は被テスト論理回路５の図示しない外部出力端子から取
り込む。また、図１７で示したテスト補助回路は、ＲＡ
Ｍ１１を経由して被テスト論理回路５にデータを入力す
る構成となる。
【０１３４】図１８は、第４の実施例のテスト補助回路
の一つのスキャンレジスタ回路におけるＲＡＭのテスト
動作を示す波形図である。以下、図１８を参照して、第
４の実施例のテスト補助回路によるＲＡＭのテスト動作
を説明する。
【０１３５】まず、制御信号ＣＭＰを“Ｌ”にして、図
１８の期間Ｔ１及びＴ２に示すように、シフトイン動作
により、初期データ“０”がラッチ回路１ａ、１ｂに設
定される。
【０１３６】そして、制御信号ＣＭＰを“Ｈ”にするこ
とにより、期間Ｔ３からＲＡＭのテスト動作が開始さ
れ、ＲＡＭ１１の出力である被比較信号Ｆの期待値信号
が外部信号ＥＸＰとして入力される。この際、シフトイ
ン端子ＳＩに与えるデータは任意でよい。
【０１３７】ＲＡＭ１１のテスト期間中、図１８の期間
Ｔ４に示すように、イクスクルーシブＯＲゲート７の比
較出力Ｘが“Ｈ”となるフェイルデータがＲＡＭ１１か
ら読み出された場合、ＡＮＤゲート９ｅが“Ｈ”に変化
してセット機能付ラッチ回路１４ａにセットがかかり、
セット機能付ラッチ回路１４ａは“１”を保持する。そ
の後、正常なデータがＲＡＭ１１から読み出されてもラ
ッチ回路１ａの保持するデータ“１”が変化する事はな
い。
【０１３８】そして、制御信号ＣＭＰを“Ｌ”にして、
期間Ｔ６から、シフト動作を行い、最終段のスキャンレ
ジスタ回路１０のＱ出力であるシフトアウトデータＳＯ
を順次取り出し、ＲＡＭ１１の各データ出力ＤＯ０〜Ｄ
Ｏ(m-1) としてフェイルデータが出力されたか否かを検
証する。
【０１３９】このように、第４の実施例のＲＡＭのテス
ト補助回路は、被テスト論理回路５に対するテスト動作
に加え、制御信号ＣＭＰの信号レベルを“Ｈ”にして、
もう１つの被テスト回路であるＲＡＭ１１の読み出しテ
ストを、ＲＡＭ１１の出力信号と検証データとの比較を
自身で行って実行することができる。
【０１４０】この際、期待値を外部信号ＥＸＰとして取
り込むことができるため、ＲＡＭ１１の番地毎に外部信
号ＥＸＰを変化させることにより、自由度の高いＲＡＭ
の読み出しテストを行うことができ、たとえば“０”／
“１”のデータを交互に読み出して行うＲＡＭのテスト
に有効となる。
【０１４１】しかも、シフトイン端子ＳＩに付与するデ
ータの制約がなくなる分、第２の実施例のテスト補助回
路よりも、ＲＡＭのテストが容易にできる効果を奏す
る。
【０１４２】また、図１４、図１５では比較回路７とし
てイクスクルーシブＯＲゲートを示したが、イクスクル
ーシブＮＯＲゲートを用いてもよい。ただし、イクスク
ルーシブＮＯＲゲートを用いる場合は、読み出し期待値
と反対の信号を外部信号ＥＸＰとして付与する必要があ
る。
【０１４３】＜第４の実施例の変形例＞図１９及び図２
０は第４の実施例のスキャンレジスタ回路の変形例を示
す回路図である。
【０１４４】図１９に示すように、外部信号ＥＸＰとラ
ッチ回路１ｂのＱ出力Ｑ２とを入力としたＯＲゲート１
６を付加し、ＯＲゲート１６の出力をスキャンレジスタ
回路のＱ出力としている。なお、他の構成は図１４で示
したスキャンレジスタ回路と同様であるため省略する。
【０１４５】また、図２０で示したスキャンレジスタ回
路はＮＯＲゲート３の一方入力がＡＮＤゲート９ａの出
力となる点を除いて、図１９で示したスキャンレジスタ
回路と同一の構成である。
【０１４６】このような構成のスキャンレジスタ回路
を、図１７に示すように接続したＲＡＭのテスト補助回
路を形成すれば、各スキャンレジスタ回路に“０”をシ
フトインした後において、外部信号ＥＸＰに基づき、Ｒ
ＡＭ１１のデータ入力ＤＩ０〜ＤＩ(m-1) を決定するこ
とができるため、外部信号ＥＸＰによるＲＡＭ１１への
書き込みを行うことができる。
【０１４７】すなわち、図２１の波形図に示すように、
シフトイン（期間Ｔ１及びＴ２）動作を外部信号ＥＸＰ
を“０”にして行い、シフトイン端子ＳＩより“０”を
入力しておけば、ＲＡＭテスト時（期間Ｔ３〜Ｔ５）に
は、外部信号ＥＸＰがそのままスキャンレジスタ回路の
Ｑ出力として現れる。また、シフトアウト（期間Ｔ６及
びＴ７）動作も、外部信号ＥＸＰを“０”にして行う。
【０１４８】このように、スキャンレジスタ回路を変形
して図１７に示すようなＲＡＭのテスト補助回路を形成
することにより、ＲＡＭ１１の番地毎に外部信号ＥＸＰ
を変化させることにより、自由度の高いＲＡＭの書き込
みを行うことができ、たとえば“０”／“１”のデータ
を交互に書き込む必要のあるＲＡＭのテストに有効とな
る。
【０１４９】＜第５の実施例＞図２２及び図２３はこの
発明の第５の実施例であるスキャンレジスタ回路の構成
を示す回路図である。図２４は、図２２または図２３の
スキャンレジスタ回路を複数段、直列に接続することに
より構成されるテスト補助回路を示す回路図である。
【０１５０】図２２に示すように、ラッチ回路１ａのデ
ータ出力Ｑ１はラッチ回路１ｂのデータ入力Ｄ２に接続
される。第１のクロック信号ＣＫはＡＮＤゲート９の一
方入力として付与されるとともに、ＮＯＲゲート３の一
方入力として付与される。そして、第２のクロック信号
ＳＣＫがＮＯＲゲート３の他方入力及びＡＮＤゲート９
ｆの一方入力として付与される。ＮＯＲゲート３の出力
である合成クロック信号Ｓ３がラッチ回路１ｂのイネー
ブル端子ＥＮ２に付与される。また、制御信号ＣＭＰが
ＮＡＮＤゲート８ａ及び８ｂの一方入力として付与され
る。
【０１５１】データ入力ＤがイクスクルーシブＯＲゲー
ト７の一方入力に付与され、ラッチ回路１ｂのデータ出
力Ｑ２はイクスクルーシブＯＲゲート７の他方入力に付
与される。そして、イクスクルーシブＯＲゲート７の出
力がＮＡＮＤゲート８ｂの他方入力として付与されると
ともに、インバータ１３ｄを介してＮＡＮＤゲート８ａ
の他方入力として付与される。このＮＡＮＤゲート８ａ
の出力がＡＮＤゲート９の他方入力となる。一方、ＮＡ
ＮＤゲート８ｂの出力がＡＮＤゲート９ｆの第２入力と
なる。そして、ＡＮＤゲート９ａの出力である合成クロ
ック信号Ｓ９がラッチ回路１ａのイネーブル端子ＥＮ１
に付与され、ＡＮＤゲート９ｆの出力である合成選択制
御信号ＳＣがセレクタ回路２の制御入力となる。
【０１５２】なお、他の構成は、図５で示した第２の実
施例のスキャンレジスタ回路と同様であるため、説明は
省略する。
【０１５３】また、図２３で示したスキャンレジスタ回
路はＮＯＲゲート３の一方入力がＡＮＤゲート９ａの出
力となる点を除いて、図２２で示したスキャンレジスタ
回路と同一の構成である。
【０１５４】以下、図２２、図２３のスキャンレジスタ
回路の動作について説明する。なお、図２３のスキャン
レジスタ回路は実質的に図２２のスキャンレジスタ回路
と等価な動作を実行するため、以下では図２２のスキャ
ンレジスタ回路で代表して説明する。
【０１５５】制御信号ＣＭＰが“Ｌ”レベルの場合、Ｎ
ＡＮＤゲート８ａの出力は“Ｈ”レベルでであるため、
Ｄ入力の信号レベルに関わらず、図１の第１の実施例の
スキャンレジスタ回路と等価な動作が行われる。つま
り、通常動作時（第２のクロック信号ＳＣＫが“Ｌ”固
定）は第１のクロック信号ＣＫによって１相エッジトリ
ガ型フリップフロップ回路として動作し、シフト動作時
には第１のクロック信号ＣＫと第２のクロック信号ＳＣ
Ｋの２相クロックで直列シフト動作を行うことができ
る。
【０１５６】次に制御信号ＣＭＰが“Ｈ”レベルの動作
を説明する。
【０１５７】制御信号ＣＭＰが“Ｈ”レベルの場合、Ｎ
ＡＮＤゲート８ａ及びＮＡＮＤゲート８ｂはインバータ
として機能する。したがって、イクスクルーシブＯＲゲ
ート７の出力が“Ｈ”のとき（データ出力Ｑ２と被比較
信号Ｆとが不一致の場合）、ＮＡＮＤゲート８ａの出力
が“Ｈ”でＮＡＮＤゲート８ｂの出力が“Ｌ”となり、
イクスクルーシブＯＲゲート７の出力が“Ｌ”のとき
（データ出力Ｑ２と被比較信号Ｆとが一致した場合）、
ＮＡＮＤゲート８ａの出力が“Ｌ”でＮＡＮＤゲート８
ｂの出力が“Ｈ”となる。
【０１５８】すなわち、イクスクルーシブＯＲゲート７
の出力が“Ｈ”レベルの場合には、合成クロック信号Ｓ
３として第１のクロック信号ＣＫがラッチ回路１ａのイ
ネーブル端子ＥＮ１に伝わるとともに、セレクタ回路２
はＤ入力を選択する。
【０１５９】次に、図２４で示したＲＡＭのテスト補助
回路の構成について説明する。同図に示すように、スキ
ャンレジスタ回路１７（図２２あるいは図２３で示した
構成）が、シフトイン端子ＳＩを入力とし、データ出力
Ｑを出力としてｍ個直列に接続される。
【０１６０】そして、ＲＡＭ１１の各データ出力ＤＯ０
〜ＤＯ(m-1) がそれぞれ対応のスキャンレジスタ回路１
０のＤ入力に出力されるように接続される。したがっ
て、このＲＡＭのテスト補助回路はＲＡＭ１１のデータ
出力レジスタとしても機能する。また、制御信号ＣＭ
Ｐ、第１のクロック信号ＣＫ、第２のクロック信号ＳＣ
Ｋが共通に各スキャンレジスタ回路１０に与えられる。
また、各スキャンレジスタ回路１０のＱ出力が被テスト
論理回路５に付与される。
【０１６１】第５の実施例のテスト補助回路は、第１の
実施例のテスト補助回路と同様にして、被テスト論理回
路５に対するテストを行うことができる。ただし、被テ
スト論理回路５の出力データは被テスト論理回路５の図
示しない外部出力端子から取り込む。
【０１６２】図２５は、図２４で示したテスト補助回路
の一つのスキャンレジスタ回路におけるＲＡＭのテスト
動作を示す波形図である。以下、図２５を参照して、図
２４で示したテスト補助回路のＲＡＭのテスト動作を説
明する。
【０１６３】まず、制御信号ＣＭＰを“Ｌ”にして、図
２５の期間Ｔ１及びＴ２に示すように、シフトイン動作
により、ＲＡＭの“０”読み出しテストを前提として、
初期データ“０”がラッチ回路１ａ、１ｂに設定され
る。
【０１６４】そして、制御信号ＣＭＰを“Ｈ”にするこ
とにより、期間Ｔ３からＲＡＭのテスト動作が開始され
る。この際、ＲＡＭの読み出し期待値はラッチ回路１ｂ
の保持するデータ“０”と同じデータ“０”である。。
【０１６５】ＲＡＭ１１のテスト期間中、図２５の期間
Ｔ４に示すように、フェイルデータ“１”がＲＡＭ１１
から読み出された場合、第１のクロック信号ＣＫが合成
クロック信号Ｓ９としてラッチ回路１ａのイネーブル端
子ＥＮ１に伝わり、合成選択制御信号ＳＣが“Ｌ”とな
ることにより、Ｄ入力よりフェイルデータ“１”がラッ
チ回路１ａに取り込まれる。その後、正常なデータがＲ
ＡＭ１１から読み出されてもラッチ回路１ａの保持する
データ“１”が変化する事はない。
【０１６６】そして、制御信号ＣＭＰを“Ｌ”にして、
期間Ｔ６から、シフト動作を行い、最終段のスキャンレ
ジスタ回路１０のＱ出力であるシフトアウトデータＳＯ
を順次取り出し、ＲＡＭ１１の各データ出力ＤＯ０〜Ｄ
Ｏ(m-1) としてフェイルデータが出力されたか否かを検
証する。
【０１６７】このように、第５の実施例のテスト補助回
路は、図２で示した第１の実施例のテスト補助回路の被
テスト論理回路５に対するテスト動作に加え、制御信号
ＣＭＰの信号レベルを“Ｈ”にして、もう１つの被テス
ト回路であるＲＡＭ１１の読み出しテストを、ＲＡＭ１
１の出力信号と検証データとの比較を自身で行って実行
することができる。
【０１６８】しかも、シフトイン端子ＳＩに付与するデ
ータの制約がなくなる分、第２の実施例のテスト補助回
路よりも、ＲＡＭのテストが容易にできる効果を奏す
る。
【０１６９】また、図２２、図２３では比較回路７とし
てイクスクルーシブＯＲゲートを示したが、イクスクル
ーシブＮＯＲゲートを用いてもよい。ただし、イクスク
ルーシブＮＯＲゲートを用いる場合は読み出し期待値と
異なる値をラッチ回路１ａ、１ｂにシフトインしておく
必要が有る。
【０１７０】＜その他＞なお、第２〜第４の実施例の各
スキャンレジスタ回路のセレクタ回路２の制御信号とし
て、第２のクロック信号ＳＣＫを用いたが、図２６で示
した従来例のように、モード制御信号ＭＤを別途用いて
もよい。
【０１７１】
【発明の効果】以上説明したように、この発明における
請求項１記載のテスト補助回路に用いられる複数個のス
キャンレジスタ回路はそれぞれ、第２のクロック信号を
合成クロック信号出力用と選択回路の外部入力部の選択
用とに用いるため、制御信号数を省略することができ、
制御信号配線数を大幅に削減することができる。
【０１７２】
【０１７３】この発明における請求項２記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、第１のクロック信号をそのまま第１
の合成クロック信号とし、テストモード制御信号が活性
状態のとき、外部比較入力信号と外部出力信号とを比較
して得られる比較結果信号に基づき、非活性信号及び第
１のクロック信号のうち一方の信号を第１の合成クロッ
ク信号として選択制御している。
【０１７４】その結果、被テスト回路の出力信号の異常
検出時にはスキャンレジスタ回路の第１のラッチ回路の
格納データとして異常検証値を取り込むことができるた
め、被テスト回路の出力信号と検証データとの比較検証
を自身で行うことができる。
【０１７５】そして、請求項１１記載のテスト補助回路
のように、請求項２記載のスキャンレジスタ回路を複数
段、直列に接続することにより、被テスト回路の複数の
出力信号に対する検証データとの比較検証を自身で行う
ことができる。
【０１７６】この発明における請求項４記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、データ設定信号を非活性状態にする
とともに、第１のクロック信号をそのまま第１の合成ク
ロック信号とし、テストモード制御信号が活性状態のと
き、外部比較入力信号と外部出力信号との比較結果に基
づき、データ設定信号の活性状態及び非活性状態を制御
している。
【０１７７】その結果、被テスト回路の出力信号の異常
検出時にはスキャンレジスタ回路の第１のラッチ回路の
格納データとして固定データを取り込むことができるた
め、被テスト回路の出力信号と検証データとの比較検証
を自身で行うことができる。
【０１７８】そして、請求項１２記載のテスト補助回路
のように、請求項４記載のスキャンレジスタ回路を複数
段、直列に接続することにより、被テスト回路の複数の
出力信号に対する検証データとの比較検証を自身で行う
ことができる。
【０１７９】この発明における請求項７記載のスキャン
レジスタ回路における制御回路は、テストモード信号が
非活性状態のとき、第１のクロック信号をそのまま第１
の合成クロック信号とし、テストモード制御信号が活性
状態のとき、比較結果信号に基づき、第１の合成クロッ
ク信号の活性状態及び非活性状態を制御するとともに、
外部比較入力信号と外部期待値信号とを比較して得られ
るデータ設定信号の活性状態及び非活性状態を制御して
いる。
【０１８０】その結果、被テスト回路の出力信号の異常
検出時にはスキャンレジスタ回路の第１のラッチ回路の
格納データとして固定データを取り込むことができるた
め、被テスト回路の出力信号と検証データとの比較検証
を自身で行うことができる。
【０１８１】そして、請求項１３記載のテスト補助回路
のように、請求項７記載のスキャンレジスタ回路を複数
段、直列に接続することにより、被テスト回路の複数の
出力信号に対する検証データとの比較検証を自身で行う
ことができる。
【０１８２】この発明における請求項１０記載のスキャ
ンレジスタ回路における制御回路は、テストモード信号
が非活性状態のとき、第１のクロック信号をそのまま第
１の合成クロック信号とし、テストモード制御信号が活
性状態のとき、比較結果信号に基づき、第１の合成クロ
ック信号の活性状態及び非活性状態を制御するととも
に、合成選択制御信号の活性状態及び非活性状態を制御
している。
【０１８３】その結果、被テスト回路の出力信号の異常
検出時にはスキャンレジスタ回路の第１のラッチ回路の
格納データとして、被テスト回路の異常な出力信号を取
り込むことができるため、被テスト回路の出力信号と検
証データとの比較検証を自身で行うことができる。
【０１８４】そして、請求項１４記載のテスト補助回路
のように、請求項１０記載のスキャンレジスタ回路を複
数段、直列に接続することにより、被テスト回路の複数
の出力信号に対する検証データとの比較検証を自身で行
うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるスキャンレジス
タ回路の構成を示す回路図である。
【図２】この発明の第１の実施例であるテスト補助回路
の構成を示す回路図である。
【図３】図１のスキャンレジスタ回路の動作（その１）
を示す波形図である。
【図４】図１のスキャンレジスタ回路の動作（その２）
を示す波形図である。
【図５】この発明の第２の実施例であるスキャンレジス
タ回路（その１）の構成を示す回路図である。
【図６】この発明の第２の実施例であるスキャンレジス
タ回路（その２）の構成を示す回路図である。
【図７】この発明の第２の実施例であるテスト補助回路
（その１）の構成を示す回路図である。
【図８】この発明の第２の実施例であるテスト補助回路
（その２）の構成を示す回路図である。
【図９】第２の実施例のテスト補助回路のテスト動作を
示す波形図である。
【図１０】この発明の第３の実施例であるスキャンレジ
スタ回路（その１）の構成を示す回路図である。
【図１１】この発明の第３の実施例であるスキャンレジ
スタ回路（その２）の構成を示す回路図である。
【図１２】第３の実施例のテスト補助回路のテスト動作
（その１）を示す波形図である。
【図１３】第３の実施例のテスト補助回路のテスト動作
（その２）を示す波形図である。
【図１４】この発明の第４の実施例であるスキャンレジ
スタ回路（その１）の構成を示す回路図である。
【図１５】この発明の第４の実施例であるスキャンレジ
スタ回路（その２）の構成を示す回路図である。
【図１６】この発明の第４の実施例であるテスト補助回
路（その１）の構成を示す回路図である。
【図１７】この発明の第４の実施例であるテスト補助回
路（その２）の構成を示す回路図である。
【図１８】第４の実施例のテスト補助回路のテスト動作
（その１）を示す波形図である。
【図１９】この発明の第４の実施例であるスキャンレジ
スタ回路（その３）の構成を示す回路図である。
【図２０】この発明の第４の実施例であるスキャンレジ
スタ回路（その４）の構成を示す回路図である。
【図２１】第４の実施例のテスト補助回路のテスト動作
（その２）を示す波形図である。
【図２２】この発明の第５の実施例であるスキャンレジ
スタ回路（その１）の構成を示す回路図である。
【図２３】この発明の第５の実施例であるスキャンレジ
スタ回路（その２）の構成を示す回路図である。
【図２４】この発明の第５実施例であるテスト補助回路
の構成を示す回路図である。
【図２５】第５の実施例のテスト補助回路のテスト動作
を示す波形図である。
【図２６】従来のスキャンレジスタ回路の構成を示す回
路図である。
【図２７】従来のテスト補助回路の構成を示す回路図で
ある。
【図２８】従来のスキャンレジスタ回路の動作（その
１）を示す波形図である。
【図２９】従来のスキャンレジスタ回路の動作（その
２）を示す波形図である。
【符号の説明】
１ａ，１ｂ ラッチ回路 ２ セレクタ回路 ３ ＮＯＲゲート ４ スキャンレジスタ回路 ５ 被テスト論理回路 ６ スキャンレジスタ回路 １０ スキャンレジスタ回路 １１ ＲＡＭ １２ａ セット／リセット機能付ラッチ回路 １４ａ セット機能付ラッチ回路 １５ スキャンレジスタ回路 １７ スキャンレジスタ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01F 11/22

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 スキャンレジスタ回路を複数個備えたテ
    スト補助回路であって、 前記複数個のスキャンレジスタ回路はそれぞれ、 第１のデータ入力部及び第１のデータ出力部を有し、第
    １のクロック信号を受け、該第１のクロック信号が活性
    状態のとき、前記第１のデータ入力部より得られる信号
    を格納データとして取り込み、該格納データを第１のデ
    ータ出力部から出力し、前記第１のクロック信号が非活
    性状態のとき、前記格納データを保持し、前記格納デー
    タを前記第１のデータ出力部から出力する第１のラッチ
    回路と、 第２のクロック信号を受け、該第２のクロック信号の活
    性状態／非活性状態に基づき、第１の外部入力部及び第
    ２の外部入力部よりそれぞれ得られる第１及び第２の外
    部入力信号のうち、一方の外部入力信号を選択データと
    して、前記第１のラッチ回路の前記第１のデータ入力部
    に出力する選択回路と、 前記第１及び第２のクロック信号に基づき、前記第１及
    び第２のクロック信号が共に非活性状態のときのみ活性
    状態となる合成クロック信号を出力する合成クロック信
    号出力回路と、 第２のデータ入力部及び第２のデータ出力部を有し、前
    記第２のデータ入力部が前記第１のラッチ回路の前記第
    １のデータ出力部に接続され、前記合成クロック信号を
    受け、該合成クロック信号が活性状態のとき、前記第２
    のデータ入力部より得られる信号を格納データとして取
    り込み、該格納データを第２のデータ出力部から出力
    し、前記合成クロック信号が非活性状態のとき、前記格
    納データを保持し、前記格納データを外部出力信号とし
    て、前記第２のデータ出力部から出力する第２のラッチ
    回路とを備え、 前記複数個のスキャンレジスタ回路を、前記第２の外部
    入力部を入力とし前記第２のデータ出力部を出力として
    直列に接続して構成されるテスト補助回路 。
  2. 【請求項２】 第１のデータ入力部及び第１のデータ出
    力部を有し、第１の合成クロック信号を受け、該第１の
    合成クロック信号が活性状態のとき、前記第１のデータ
    入力部より得られる信号を格納データとして取り込み、
    該格納データを第１のデータ出力部から出力し、前記第
    １の合成クロック信号が非活性状態のとき、前記格納デ
    ータを保持し、前記格納データを前記第１のデータ出力
    部から出力する第１のラッチ回路と、 選択制御信号を受け、該選択制御信号の活性状態／非活
    性状態に基づき、第１の外部入力部及び第２の外部入力
    部よりそれぞれ得られる第１及び第２の外部入力信号の
    うち、一方の外部入力信号を選択データとして、前記第
    １のラッチ回路の前記第１のデータ入力部に出力する選
    択回路と、 第２のクロック信号を受け、前記第１のクロック信号及
    び前記第１の合成クロック信号のうちの一方の信号であ
    る第１のクロック関連信号と前記第２のクロック信号に
    基づき、前記第１のクロック関連信号及び第２のクロッ
    ク信号が共に非活性状態のときのみ活性状態となる第２
    の合成クロック信号を出力する合成クロック信号出力回
    路と、 第２のデータ入力部及び第２のデータ出力部を有し、前
    記第２のデータ入力部が前記第１のラッチ回路の前記第
    １のデータ出力部に接続され、前記第２の合成クロック
    信号を受け、該第２の合成クロック信号が活性状態のと
    き、前記第２のデータ入力部より得られる信号を格納デ
    ータとして取り込み、該格納データを第２のデータ出力
    部から外部出力信号として出力し、前記第２の合成クロ
    ック信号が非活性状態のとき、前記格納データを保持
    し、該保持した前記格納データを外部出力信号として、
    前記第２のデータ出力部から出力する第２のラッチ回路
    と、外部比較入力信号を受け、該外部比較入力信号と前
    記外部出力信号とを比較して比較結果信号を出力する比
    較回路と、 テストモード制御信号を受け、前記テストモード信号が
    非活性状態のとき、前記第１のクロック信号をそのまま
    前記第１の合成クロック信号とし、前記テストモード制
    御信号が活性状態のとき、前記比較結果信号に基づき、
    非活性信号及び前記第１のクロック信号のうち一方の信
    号を前記第１の合成クロック信号として選択制御する制
    御回路とを備えたスキャンレジスタ回路。
  3. 【請求項３】 前記選択制御信号は前記第２のクロック
    信号である請求項２記載のスキャンレジスタ回路。
  4. 【請求項４】 第１のデータ入力部及び第１のデータ出
    力部を有し、第１の合成クロック信号を受け、該第１の
    合成クロック信号が活性状態のとき、前記第１のデータ
    入力部より得られる信号を格納データとして取り込み、
    該格納データを第１のデータ出力部から出力し、前記第
    １の合成クロック信号が非活性状態のとき、前記格納デ
    ータを保持し、前記格納データを前記第１のデータ出力
    部から出力する第１のラッチ回路を備え、前記第１のラ
    ッチ回路は少なくとも１つのデータ設定信号をさらに受
    け、前記データ設定信号が活性状態のとき前記格納デー
    タとして固定データを格納し、 選択制御信号を受け、該選択制御信号の活性状態／非活
    性状態に基づき、第１の外部入力部及び第２の外部入力
    部よりそれぞれ得られる第１及び第２の外部入力信号の
    うち、一方の外部入力信号を選択データとして、前記第
    １のラッチ回路の前記第１のデータ入力部に出力する選
    択回路と、 第２のクロック信号を受け、前記第１のクロック信号及
    び前記第１の合成クロック信号のうちの一方の信号であ
    る第１のクロック関連信号と前記第２のクロック信号に
    基づき、前記第１のクロック関連信号及び第２のクロッ
    ク信号が共に非活性状態のときのみ活性状態となる第２
    の合成クロック信号を出力する合成クロック信号出力回
    路と、 第２のデータ入力部及び第２のデータ出力部を有し、前
    記第２のデータ入力部が前記第１のラッチ回路の前記第
    １のデータ出力部に接続され、前記第２の合成クロック
    信号を受け、該第２の合成クロック信号が活性状態のと
    き、前記第２のデータ入力部より得られる信号を格納デ
    ータとして取り込み、該格納データを第２のデータ出力
    部から外部出力信号として出力し、前記第２の合成クロ
    ック信号が非活性状態のとき、前記格納データを保持
    し、該保持した前記格納データを外部出力信号として、
    前記第２のデータ出力部から出力する第２のラッチ回路
    と、 外部比較入力信号及びテストモード制御信号を受け、前
    記テストモード信号が非活性状態のとき、前記データ設
    定信号を非活性状態にするとともに、前記第１のクロッ
    ク信号をそのまま前記第１の合成クロック信号とし、前
    記テストモード制御信号が活性状態のとき、前記外部比
    較入力信号と前記外部出力信号との比較結果に基づき、
    前記データ設定信号の活性状態及び非活性状態を制御す
    る制御回路とをさらに備えたスキャンレジスタ回路。
  5. 【請求項５】 前記選択制御信号は前記第２のクロック
    信号である請求項４記載のスキャンレジスタ回路。
  6. 【請求項６】 前記データ設定信号はリセット信号及び
    セット信号であり、前記第１のラッチ回路は、前記リセ
    ット信号が活性状態のとき前記格納データとして前記固
    定データ“０”を格納し、前記セット信号が活性状態の
    とき前記格納データとして前記固定データ“１”を格納
    する請求項５記載のスキャンレジスタ回路。
  7. 【請求項７】 第１のデータ入力部及び第１のデータ出
    力部を有し、第１の合成クロック信号を受け、該第１の
    合成クロック信号が活性状態のとき、前記第１のデータ
    入力部より得られる信号を格納データとして取り込み、
    該格納データを第１のデータ出力部から出力し、前記第
    １の合成クロック信号が非活性状態のとき、前記格納デ
    ータを保持し、該保持した前記格納データを前記第１の
    データ出力部から出力する第１のラッチ回路を備え、前
    記第１のラッチ回路はデータ設定信号をさらに受け、前
    記データ設定信号が活性状態のとき前記格納データとし
    て固定データを格納し、 選択制御信号を受け、該選択制御信号の活性状態／非活
    性状態に基づき、第１の外部入力部及び第２の外部入力
    部よりそれぞれ得られる第１及び第２の外部入力信号の
    うち、一方の外部入力部信号を選択データとして、前記
    第１のラッチ回路の前記第１のデータ入力部に出力する
    選択回路と、 第２のクロック信号を受け、前記第１のクロック信号及
    び前記第１の合成クロック信号のうちの一方の信号であ
    る第１のクロック関連信号と前記第２のクロック信号に
    基づき、前記第１のクロック関連信号及び第２のクロッ
    ク信号が共に非活性状態のときのみ活性状態となる第２
    の合成クロック信号を出力する合成クロック信号出力回
    路と、 第２のデータ入力部及び第２のデータ出力部を有し、前
    記第２のデータ入力部が前記第１のラッチ回路の前記第
    １のデータ出力部に接続され、前記第２の合成クロック
    信号を受け、該第２の合成クロック信号が活性状態のと
    き、前記第２のデータ入力部より得られる信号を格納デ
    ータとして取り込み、該格納データを第２のデータ出力
    部から外部出力信号として出力し、前記第２の合成クロ
    ック信号が非活性状態のとき、前記格納データを保持
    し、該保持した前記格納データを外部出力信号として、
    前記第２のデータ出力部から出力する第２のラッチ回路
    と、外部比較入力信号及び外部期待値信号を受け、前記
    外部比較入力信号と前記外部期待値信号とを比較して比
    較結果信号を出力する比較回路と、 テストモード制御信号を受け、前記テストモード信号が
    非活性状態のとき、前記第１のクロック信号をそのまま
    前記第１の合成クロック信号とし、前記テストモード制
    御信号が活性状態のとき、前記第１の合成クロック信号
    を非活性状態にするとともに、前記比較結果信号に基づ
    き、前記データ設定信号の活性状態及び非活性状態を制
    御する制御回路とをさらに備えたスキャンレジスタ回
    路。
  8. 【請求項８】 前記外部期待値信号及び前記外部出力信
    号を受け、前記外部出力信号が所定の値のとき、前記外
    部期待値信号をそのまま出力可能にする外部信号出力手
    段をさらに備える請求項７記載のスキャンレジスタ回
    路。
  9. 【請求項９】 前記選択制御信号は前記第２のクロック
    信号である請求項７記載のスキャンレジスタ回路。
  10. 【請求項１０】 第１のデータ入力部及び第１のデータ
    出力部を有し、第１の合成クロック信号を受け、該第１
    の合成クロック信号が活性状態のとき、前記第１のデー
    タ入力部より得られる信号を格納データとして取り込
    み、該格納データを第１のデータ出力部から出力し、前
    記第１の合成クロック信号が非活性状態のとき、前記格
    納データを保持し、該保持した前記格納データを前記第
    １のデータ出力部から出力する第１のラッチ回路と、 合成選択制御信号を受け、該合成選択制御信号の活性状
    態／非活性状態に基づき、第１の外部入力部及び第２の
    外部入力部よりそれぞれ得られる第１及び第２の外部入
    力信号のうち、一方の外部入力信号を選択データとし
    て、前記第１のラッチ回路の前記第１のデータ入力部に
    出力する選択回路と、 第２のクロック信号を受け、前記第１のクロック信号及
    び前記第１の合成クロック信号のうちの一方の信号であ
    る第１のクロック関連信号と前記第２のクロック信号に
    基づき、前記第１のクロック関連信号及び第２のクロッ
    ク信号が共に非活性状態のときのみ活性状態となる第２
    の合成クロック信号を出力する合成クロック信号出力回
    路と、 第２のデータ入力部及び第２のデータ出力部を有し、前
    記第２のデータ入力部が前記第１のラッチ回路の前記第
    １のデータ入力部に接続され、前記第２の合成クロック
    信号を受け、該第２の合成クロック信号が活性状態のと
    き、前記第２のデータ入力部より得られる信号を格納デ
    ータとして取り込み、該格納データを第２のデータ出力
    部から外部出力信号として出力し、前記第２の合成クロ
    ック信号が非活性状態のとき、前記格納データを保持
    し、該保持した前記格納データを外部出力信号として、
    前記第２のデータ出力部から出力する第２のラッチ回路
    と、前記第１の外部入力信号と前記外部出力信号とを比
    較して比較結果信号を出力する比較回路と、 テストモード制御信号を受け、前記テストモード信号が
    非活性状態のとき、前記第１のクロック信号をそのまま
    前記第１の合成クロック信号とし、前記テストモード制
    御信号が活性状態のとき、前記比較結果信号に基づき、
    前記第１の合成クロック信号の活性状態及び非活性状態
    を制御するととともに、前記合成選択制御信号の活性状
    態及び非活性状態を制御する制御回路とを備えたスキャ
    ンレジスタ回路。
  11. 【請求項１１】 請求項２記載のスキャンレジスタ回路
    を複数個備え、該複数個のスキャンレジスタ回路を、前
    記第２の外部入力部を入力とし前記第２のデータ出力部
    を出力として直列に接続して構成されるテスト補助回
    路。
  12. 【請求項１２】 請求項４記載のスキャンレジスタ回路
    を複数個備え、該複数個のスキャンレジスタ回路を、前
    記第２の外部入力部を入力とし前記第２のデータ出力部
    を出力として直列に接続して構成されるテスト補助回
    路。
  13. 【請求項１３】 請求項７記載のスキャンレジスタ回路
    を複数個備え、該複数個のスキャンレジスタ回路を、前
    記第２の外部入力部を入力とし前記第２のデータ出力部
    を出力として直列に接続して構成されるテスト補助回
    路。
  14. 【請求項１４】 請求項１０記載のスキャンレジスタ回
    路を複数個備え、該複数個のスキャンレジスタ回路を、
    前記第２の外部入力部を入力とし前記第２のデータ出力
    部を出力として直列に接続して構成されるテスト補助回
    路。
JP06514493A 1993-03-24 1993-03-24 スキャンレジスタ回路及びテスト補助回路 Expired - Fee Related JP3221585B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06514493A JP3221585B2 (ja) 1993-03-24 1993-03-24 スキャンレジスタ回路及びテスト補助回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06514493A JP3221585B2 (ja) 1993-03-24 1993-03-24 スキャンレジスタ回路及びテスト補助回路

Publications (2)

Publication Number Publication Date
JPH06273494A JPH06273494A (ja) 1994-09-30
JP3221585B2 true JP3221585B2 (ja) 2001-10-22

Family

ID=13278400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06514493A Expired - Fee Related JP3221585B2 (ja) 1993-03-24 1993-03-24 スキャンレジスタ回路及びテスト補助回路

Country Status (1)

Country Link
JP (1) JP3221585B2 (ja)

Also Published As

Publication number Publication date
JPH06273494A (ja) 1994-09-30

Similar Documents

Publication Publication Date Title
US7721174B2 (en) Full-speed BIST controller for testing embedded synchronous memories
US4326290A (en) Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor
EP0499671A1 (en) Integrated circuit chip with built-in self-test for logic fault detection
JPH08248096A (ja) 回路試験装置
JPH0391188A (ja) Ｆｉｆｏメモリ
JP3221585B2 (ja) スキャンレジスタ回路及びテスト補助回路
US5726998A (en) Partial scan path test of a semiconductor logic circuit
US6785172B2 (en) Semiconductor memory device
US6463562B1 (en) Semiconductor device including macros and its testing method
US6611929B1 (en) Test circuit for memory
KR100364830B1 (ko) 메모리테스트회로
KR0170210B1 (ko) 메모리 장치의 테스트 회로
JP2006058242A (ja) 集積回路
JPH01110274A (ja) 試験回路
JPH06102327A (ja) メモリ内蔵型半導体集積回路およびその論理設計方法
JPS6373451A (ja) 論理装置
JPS63108747A (ja) ゲ−トアレイ集積回路
JP3057728B2 (ja) 半導体記憶装置
JP2924521B2 (ja) 並列パタン圧縮器
JP2962032B2 (ja) アドレス・データ発生器
JP3254781B2 (ja) 半導体装置
JP2877505B2 (ja) Ｌｓｉ実装ボード及びデータ処理装置
JPH04149655A (ja) メモリカード試験システム
JPH09274592A (ja) メモリテスト回路およびメモリテスト方法
JPH06148290A (ja) バウンダリスキャンレジスタ

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070817

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080817

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees