JP2924521B2 - 並列パタン圧縮器 - Google Patents
並列パタン圧縮器Info
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- JP2924521B2 JP2924521B2 JP4326354A JP32635492A JP2924521B2 JP 2924521 B2 JP2924521 B2 JP 2924521B2 JP 4326354 A JP4326354 A JP 4326354A JP 32635492 A JP32635492 A JP 32635492A JP 2924521 B2 JP2924521 B2 JP 2924521B2
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- flop
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- flops
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの故障を診断す
るテスト機能をＬＳＩチップ上に組み込んだ組込自己テ
スト（ＢＩＳＴ：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓ
ｔ）等で用いる並列パタン圧縮器に関し、特に動作モー
ド信号の切替えによって出力バッファまたはバウンダリ
・スキャン用のバッファとしても動作させることができ
る並列パタン圧縮器に関する。
るテスト機能をＬＳＩチップ上に組み込んだ組込自己テ
スト（ＢＩＳＴ：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓ
ｔ）等で用いる並列パタン圧縮器に関し、特に動作モー
ド信号の切替えによって出力バッファまたはバウンダリ
・スキャン用のバッファとしても動作させることができ
る並列パタン圧縮器に関する。
【０００２】
【従来の技術】従来、組込自己テスト（ＢＩＳＴ）を実
現する際、フリップフロップと、このフリップフロップ
の内少なくとも２個のフリップフロップの出力を入力と
する排他的論理和（ＥＸＯＲ）ゲートとから構成される
並列パタン圧縮器を、テストレスポンスの圧縮用に追加
していた。この従来の並列パタン圧縮器は、図書「ロジ
ック・デザイン・プリンシプルズ」（Ｌｏｇｉｃ Ｄｅ
ｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ，１９８６，Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ，ｐ４６９，アメリカ）に記載され
ている。
現する際、フリップフロップと、このフリップフロップ
の内少なくとも２個のフリップフロップの出力を入力と
する排他的論理和（ＥＸＯＲ）ゲートとから構成される
並列パタン圧縮器を、テストレスポンスの圧縮用に追加
していた。この従来の並列パタン圧縮器は、図書「ロジ
ック・デザイン・プリンシプルズ」（Ｌｏｇｉｃ Ｄｅ
ｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ，１９８６，Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ，ｐ４６９，アメリカ）に記載され
ている。
【０００３】また、動作モードの制御信号の切替えによ
って通常の出力動作も、バウンダリ・スキャン動作もさ
せることができる並列パタン圧縮器として、図３に示す
例が知られている。この例は、Ｎ個のフリップフロップ
２１〜２４と、それらのフリップフロップへの入力を供
給するＮ個のセレクタ１１〜１４と、排他的論理和ゲー
ト３０とから構成され、２つの動作モード信号により動
作が決定される。
って通常の出力動作も、バウンダリ・スキャン動作もさ
せることができる並列パタン圧縮器として、図３に示す
例が知られている。この例は、Ｎ個のフリップフロップ
２１〜２４と、それらのフリップフロップへの入力を供
給するＮ個のセレクタ１１〜１４と、排他的論理和ゲー
ト３０とから構成され、２つの動作モード信号により動
作が決定される。
【０００４】通常の出力動作モードでは、出力データ１
〜４がセレクタ１１〜１４でそれぞれ選択され、フリッ
プフロップに取込まれてから出力ピン５〜８へ出力され
る。バウンダリスキャンモードでは、セレクタ１１〜１
４の出力がフリップフロップ２１〜２４へ取込まれてか
ら出力ピンへ出力されると同時に、次段のセレクタ１１
〜１３への入力となって、選択される。セレクタ１４で
は隣接するバウンダリスキャンバッファの出力１０が選
択される。
〜４がセレクタ１１〜１４でそれぞれ選択され、フリッ
プフロップに取込まれてから出力ピン５〜８へ出力され
る。バウンダリスキャンモードでは、セレクタ１１〜１
４の出力がフリップフロップ２１〜２４へ取込まれてか
ら出力ピンへ出力されると同時に、次段のセレクタ１１
〜１３への入力となって、選択される。セレクタ１４で
は隣接するバウンダリスキャンバッファの出力１０が選
択される。
【０００５】パタン圧縮モードでは、セレクタ１１〜１
３においては、前段のフリップフロップ２２〜２４の出
力とチップ内部からのデータ１〜３の排他的論理和が選
択され、セレクタ１４において、排他的論理和ゲートの
出力９とチップ内部からのデータ４の排他的論理和が選
択される。選択されたデータは、フリップフロップ２１
〜２４に取り込まれ、出力ピン５〜８へ出力される。
３においては、前段のフリップフロップ２２〜２４の出
力とチップ内部からのデータ１〜３の排他的論理和が選
択され、セレクタ１４において、排他的論理和ゲートの
出力９とチップ内部からのデータ４の排他的論理和が選
択される。選択されたデータは、フリップフロップ２１
〜２４に取り込まれ、出力ピン５〜８へ出力される。
【０００６】
【発明が解決しようとする課題】上記のように従来の並
列パタン圧縮器は、バウンダリスキャン動作時にフリッ
プフロップ間をシフトされていくデータが、同時に出力
ピンへも出力され、その状態を保持できなかった。
列パタン圧縮器は、バウンダリスキャン動作時にフリッ
プフロップ間をシフトされていくデータが、同時に出力
ピンへも出力され、その状態を保持できなかった。
【０００７】本発明の目的は、同一のハードウェアで並
列パタン圧縮器としてもバウンダリ・スキャン用バッフ
ァとしても通常動作時のバッファとしても動作し、バウ
ンダリスキャン動作時に出力ピンへの出力を保持し変化
させないようにした並列パタン圧縮器を提供することに
ある。
列パタン圧縮器としてもバウンダリ・スキャン用バッフ
ァとしても通常動作時のバッファとしても動作し、バウ
ンダリスキャン動作時に出力ピンへの出力を保持し変化
させないようにした並列パタン圧縮器を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明の並列パタン圧縮
器の構成は、セット信号入力端子およびクロック入力端
子を有するＮ個のフリップフロップと、これらＮ個のフ
リップフロップの第ｉ（１≦ｉ≦Ｎ）番目のフリップフ
ロップの出力を入力としその入力かロウレベル（或いは
ハイレベル）信号のいずれか一方を第１、第２制御信号
により出力するＮ個の第１のセレクタと、前記Ｎ個のフ
リップフロップのうち第（ｉ＋１）番目のフリップフロ
ップの出力とチップ内部からの第ｉ番目のデータとを入
力し、そのいずれか一方もしくはそれらの排他的論理和
を前記第１、第２制御信号により選択的に第ｉ番目のフ
リップフロップの入力へ供給する（Ｎ−１）個の第２の
セレクタと、前記Ｎ個のフリップフロップの出力のうち
少なくとも２つを入力とする排他的論理和ゲートと、こ
の排他的論理和ゲートの出力と隣接するフリップフロッ
プからのシフトデータと前記チップ内部からの第Ｎ番目
のデータとを入力し前記隣接するフリップフロップから
のシフトデータまたは前記チップ内部からの第Ｎ番目の
データを出力するか、または前記排他的論理和ゲートの
出力と前記チップ内部からの第Ｎ番目のデータとの排他
的論理和を前記第１、第２制御信号により選択的に前記
第Ｎ番目のフリップフロップの入力に供給する第３のセ
レクタとを備えることを特徴とする。
器の構成は、セット信号入力端子およびクロック入力端
子を有するＮ個のフリップフロップと、これらＮ個のフ
リップフロップの第ｉ（１≦ｉ≦Ｎ）番目のフリップフ
ロップの出力を入力としその入力かロウレベル（或いは
ハイレベル）信号のいずれか一方を第１、第２制御信号
により出力するＮ個の第１のセレクタと、前記Ｎ個のフ
リップフロップのうち第（ｉ＋１）番目のフリップフロ
ップの出力とチップ内部からの第ｉ番目のデータとを入
力し、そのいずれか一方もしくはそれらの排他的論理和
を前記第１、第２制御信号により選択的に第ｉ番目のフ
リップフロップの入力へ供給する（Ｎ−１）個の第２の
セレクタと、前記Ｎ個のフリップフロップの出力のうち
少なくとも２つを入力とする排他的論理和ゲートと、こ
の排他的論理和ゲートの出力と隣接するフリップフロッ
プからのシフトデータと前記チップ内部からの第Ｎ番目
のデータとを入力し前記隣接するフリップフロップから
のシフトデータまたは前記チップ内部からの第Ｎ番目の
データを出力するか、または前記排他的論理和ゲートの
出力と前記チップ内部からの第Ｎ番目のデータとの排他
的論理和を前記第１、第２制御信号により選択的に前記
第Ｎ番目のフリップフロップの入力に供給する第３のセ
レクタとを備えることを特徴とする。
【０００９】
【作用】本発明の並列パタン圧縮器によれば、第１のセ
レクタにより、バウンダリスキャン動作時にシフトされ
ていくデータが出力ピンへ出力されず、出力ピンの値を
ロウレベルに固定する。このためバウンダリスキャン動
作中のチップの外部配線の状態を一定に保持し、消費電
力を抑えることができる。
レクタにより、バウンダリスキャン動作時にシフトされ
ていくデータが出力ピンへ出力されず、出力ピンの値を
ロウレベルに固定する。このためバウンダリスキャン動
作中のチップの外部配線の状態を一定に保持し、消費電
力を抑えることができる。
【００１０】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。この実施例は、４ビット並列パタン圧縮器の例を
示し、セット信号ＳＥＴ入力端子およびクロックＣ１入
力端子を有するフリップフロップ２１〜２４と、これら
フリップフロップ２１〜２４の出力を入力としその入力
かロウレベル信号のいずれか一方を第１、第２制御信号
Ｓ１，Ｓ２により出力する第１のセレクタ３１〜３４
と、前記フリップフロップ２２〜２４の出力とチップ内
部からのデータ１〜３とを入力し、そのいずれか一方も
しくはそれらの排他的論理和を第１、第２制御信号Ｓ
１、Ｓ２により選択的にフリップフロップ２１〜２３の
入力へ供給する第２のセレクタ１１〜１３と、前記各フ
リップフロップ２１〜２４の出力の内少なくとも２つを
入力とする排他的論理和（ＥＸＯＲ）ゲート３０と、こ
のＥＸＯＲゲート３０の出力９と隣接するフリップフロ
ップからのシフトデータ１０とチップ内部からのデータ
４とを入力とし、そのいずれか一方もしくはデータ４の
排他的論理和を選択的に前記のフリップフロップ２４の
入力に供給する第３のセレクタ１４とから構成されてい
る。
ある。この実施例は、４ビット並列パタン圧縮器の例を
示し、セット信号ＳＥＴ入力端子およびクロックＣ１入
力端子を有するフリップフロップ２１〜２４と、これら
フリップフロップ２１〜２４の出力を入力としその入力
かロウレベル信号のいずれか一方を第１、第２制御信号
Ｓ１，Ｓ２により出力する第１のセレクタ３１〜３４
と、前記フリップフロップ２２〜２４の出力とチップ内
部からのデータ１〜３とを入力し、そのいずれか一方も
しくはそれらの排他的論理和を第１、第２制御信号Ｓ
１、Ｓ２により選択的にフリップフロップ２１〜２３の
入力へ供給する第２のセレクタ１１〜１３と、前記各フ
リップフロップ２１〜２４の出力の内少なくとも２つを
入力とする排他的論理和（ＥＸＯＲ）ゲート３０と、こ
のＥＸＯＲゲート３０の出力９と隣接するフリップフロ
ップからのシフトデータ１０とチップ内部からのデータ
４とを入力とし、そのいずれか一方もしくはデータ４の
排他的論理和を選択的に前記のフリップフロップ２４の
入力に供給する第３のセレクタ１４とから構成されてい
る。
【００１１】次に表１は、図１における第３のセレクタ
１４の動作説明表である。制御信号Ｓ１がＬ（ロウレベ
ル）の時入力ｌ３を出力し、制御信号Ｓ１がＨ（ハイレ
ベル）、制御信号Ｓ２がＬの時入力ｌ２を出力し、制御
信号Ｓ１、制御信号Ｓ２がＨの時入力ｌ１，ｌ３の排他
的論理和を出力する。
１４の動作説明表である。制御信号Ｓ１がＬ（ロウレベ
ル）の時入力ｌ３を出力し、制御信号Ｓ１がＨ（ハイレ
ベル）、制御信号Ｓ２がＬの時入力ｌ２を出力し、制御
信号Ｓ１、制御信号Ｓ２がＨの時入力ｌ１，ｌ３の排他
的論理和を出力する。
【００１２】
【表１】
【００１３】また表２は図１における第２のセレクタ１
１〜１３の動作説明表である。制御信号Ｓ１が“Ｌ”の
時入力ｌ２を出力し、制御信号Ｓ１が“Ｈ”、制御信号
Ｓ２が“Ｌ”の時入力ｌ１を出力し、制御信号Ｓ１、制
御信号Ｓ２が“Ｈ”の時入力ｌ１とｌ２の排他的論理和
を出力する。
１〜１３の動作説明表である。制御信号Ｓ１が“Ｌ”の
時入力ｌ２を出力し、制御信号Ｓ１が“Ｈ”、制御信号
Ｓ２が“Ｌ”の時入力ｌ１を出力し、制御信号Ｓ１、制
御信号Ｓ２が“Ｈ”の時入力ｌ１とｌ２の排他的論理和
を出力する。
【００１４】
【表２】
【００１５】さらに、表３は図１における第１のセレク
タ３１〜３４の動作説明表である。制御信号Ｓ１が
“Ｈ”、制御信号Ｓ２が“Ｌ”の時は出力はロウレベル
に固定され、それ以外の時は入力ｌを出力する。このセ
レクタは、図２に示すような回路で構成できる。すなわ
ち、２個のインバータ、２個のＡＮＤ回路および１個の
ＯＲ回路という僅かな論理回路で実現することができ
る。
タ３１〜３４の動作説明表である。制御信号Ｓ１が
“Ｈ”、制御信号Ｓ２が“Ｌ”の時は出力はロウレベル
に固定され、それ以外の時は入力ｌを出力する。このセ
レクタは、図２に示すような回路で構成できる。すなわ
ち、２個のインバータ、２個のＡＮＤ回路および１個の
ＯＲ回路という僅かな論理回路で実現することができ
る。
【００１６】
【表３】
【００１７】また、表４は図１の並列パタン圧縮器の動
作説明表である。表に示すように、図１の並列パタン圧
縮器は、制御信号Ｓ１、Ｓ２によりバウンダリスキャ
ン、パタン圧縮、通常出力の３種の動作をすることを説
明する。
作説明表である。表に示すように、図１の並列パタン圧
縮器は、制御信号Ｓ１、Ｓ２によりバウンダリスキャ
ン、パタン圧縮、通常出力の３種の動作をすることを説
明する。
【００１８】
【表４】
【００１９】制御信号Ｓ１がＨ、制御信号Ｓ２がＬの時
は、バウンダリスキャン用バッファとして動作する。ま
た、制御信号Ｓ１がＨ、制御信号Ｓ２がＬの時はフリッ
プフロップ２２〜２４に取り込まれていた値が出力され
てセレクタ１１〜１３で選択され、フリップフロップ２
１〜２３に取り込まれ、隣接するフリップフロップの出
力１０がセレクタ１４で選択され、フリップフロップ２
４に取り込まれることで、スキャン用データがシフトさ
れる。この時セレクタ３１〜３４の出力はロウレベルに
固定され、出力ピンへの出力５〜８となる。
は、バウンダリスキャン用バッファとして動作する。ま
た、制御信号Ｓ１がＨ、制御信号Ｓ２がＬの時はフリッ
プフロップ２２〜２４に取り込まれていた値が出力され
てセレクタ１１〜１３で選択され、フリップフロップ２
１〜２３に取り込まれ、隣接するフリップフロップの出
力１０がセレクタ１４で選択され、フリップフロップ２
４に取り込まれることで、スキャン用データがシフトさ
れる。この時セレクタ３１〜３４の出力はロウレベルに
固定され、出力ピンへの出力５〜８となる。
【００２０】制御信号Ｓ１，Ｓ２がＨの時は、並列パタ
ン圧縮器として動作する。フリップフロップ２２〜２４
の出力とチップ内部からの出力１〜３の排他的論理和が
セレクタ１１〜１３で選択され、フリップフロップ２１
〜２３に取込まれ、排他的論理和ゲートの出力９とチッ
プ内部からの出力４の排他的論理和がセレクタ１４で選
択され、フリップフロップ２４に取込まれることで、並
列パタン圧縮器が形成される。この時、フリップフロッ
プ２１〜２４の出力である圧縮されたパタンがセレクタ
３１〜３４で選択され、出力ピンへの出力５〜８とな
る。
ン圧縮器として動作する。フリップフロップ２２〜２４
の出力とチップ内部からの出力１〜３の排他的論理和が
セレクタ１１〜１３で選択され、フリップフロップ２１
〜２３に取込まれ、排他的論理和ゲートの出力９とチッ
プ内部からの出力４の排他的論理和がセレクタ１４で選
択され、フリップフロップ２４に取込まれることで、並
列パタン圧縮器が形成される。この時、フリップフロッ
プ２１〜２４の出力である圧縮されたパタンがセレクタ
３１〜３４で選択され、出力ピンへの出力５〜８とな
る。
【００２１】制御信号Ｓ１，Ｓ２がＬの時は、通常出力
動作をする。セレクタ１１〜１４ではチップ内部からの
データ１〜４が選択され、フリップフロップ２１〜２４
に取込まれる。その出力がセレクタ３１〜３４の入力と
なり、選択されて出力されるので、チップ内部からのデ
ータ１〜４が出力ピンへの出力５〜８となる。
動作をする。セレクタ１１〜１４ではチップ内部からの
データ１〜４が選択され、フリップフロップ２１〜２４
に取込まれる。その出力がセレクタ３１〜３４の入力と
なり、選択されて出力されるので、チップ内部からのデ
ータ１〜４が出力ピンへの出力５〜８となる。
【００２２】
【発明の効果】以上説明したように本発明によれば、同
一のハードウェアで並列パタン圧縮器としてもバウンダ
リ・スキャン用バッファとしても通常動作時のバッファ
としても動作し、更にバウンダリスキャン動作時に出力
ピンへの出力を変化させない機能を実現できる。
一のハードウェアで並列パタン圧縮器としてもバウンダ
リ・スキャン用バッファとしても通常動作時のバッファ
としても動作し、更にバウンダリスキャン動作時に出力
ピンへの出力を変化させない機能を実現できる。
【図１】本発明の第１の実施例を示すブロック図。
【図２】図１の第１のセレクタ３１〜３４の一例の回路
図。
図。
【図３】従来例の並列パタン圧縮器を示すブロック図。
１〜４ チップ出力データ ５〜８ 出力ピン １１〜１４，３１〜３４ セレクタ ２１〜２４ フリップフロップ ３０ ＥＸＯＲゲート
Claims (1)
- 【請求項１】 セット信号入力端子およびクロック入力
端子を有するＮ個のフリップフロップと、これらＮ個の
フリップフロップの第ｉ（１≦ｉ≦Ｎ）番目のフリップ
フロップの出力を入力としその入力かロウレベル（或い
はハイレベル）信号のいずれか一方を第１、第２制御信
号により出力するＮ個の第１のセレクタと、前記Ｎ個の
フリップフロップのうち第（ｉ＋１）番目のフリップフ
ロップの出力とチップ内部からの第ｉ番目のデータとを
入力し、そのいずれか一方もしくはそれらの排他的論理
和を前記第１、第２制御信号により選択的に第ｉ番目の
フリップフロップの入力へ供給する（Ｎ−１）個の第２
のセレクタと、前記Ｎ個のフリップフロップの出力のう
ち少なくとも２つを入力とする排他的論理和ゲートと、
この排他的論理和ゲートの出力と隣接するフリップフロ
ップからのシフトデータと前記チップ内部からの第Ｎ番
目のデータとを入力し、前記隣接するフリップフロップ
からのシフトデータまたは前記チップ内部からの第Ｎ番
目のデータを出力するか、または前記排他的論理和ゲー
トの出力と前記チップ内部からの第Ｎ番目のデータとの
排他的論理和を前記第１、第２制御信号により選択的に
前記第Ｎ番目のフリップフロップの入力に供給する第３
のセレクタとを備えることを特徴とする並列パタン圧縮
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326354A JP2924521B2 (ja) | 1992-12-07 | 1992-12-07 | 並列パタン圧縮器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326354A JP2924521B2 (ja) | 1992-12-07 | 1992-12-07 | 並列パタン圧縮器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06174799A JPH06174799A (ja) | 1994-06-24 |
| JP2924521B2 true JP2924521B2 (ja) | 1999-07-26 |
Family
ID=18186858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326354A Expired - Lifetime JP2924521B2 (ja) | 1992-12-07 | 1992-12-07 | 並列パタン圧縮器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924521B2 (ja) |
-
1992
- 1992-12-07 JP JP4326354A patent/JP2924521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06174799A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |