JPS6238949A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6238949A JPS6238949A JP60179730A JP17973085A JPS6238949A JP S6238949 A JPS6238949 A JP S6238949A JP 60179730 A JP60179730 A JP 60179730A JP 17973085 A JP17973085 A JP 17973085A JP S6238949 A JPS6238949 A JP S6238949A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の組み合わせ回路と複数の記憶回路を有
し、テストが容易に行えるように構成された半導体集積
回路に関するものである。
し、テストが容易に行えるように構成された半導体集積
回路に関するものである。
第２図は、従来の複数の組み合わせ回路、複数の記憶回
路およびテストを容易にするスキャン、＜スを有する半
導体集積回路を示す回路図である。
路およびテストを容易にするスキャン、＜スを有する半
導体集積回路を示す回路図である。
第２図において、１ａ〜ＩＣは組み合わせ論理回路のみ
で構成された組み合わせ回路、２ａ〜２Ｃは記憶回路、
３ａ〜３Ｃは選択回路である。次に信号について説明す
る。ＭＯＤＥは選択回路３ａ〜３Ｃの入力の切換えを行
うモード制御信号、ＳＣ１はスキャン入力、ＳＣＯはス
キャン出力、ＣＬＫは記憶回路２ａ〜２Ｃが入力のう・
ノチを行うクロックである。
で構成された組み合わせ回路、２ａ〜２Ｃは記憶回路、
３ａ〜３Ｃは選択回路である。次に信号について説明す
る。ＭＯＤＥは選択回路３ａ〜３Ｃの入力の切換えを行
うモード制御信号、ＳＣ１はスキャン入力、ＳＣＯはス
キャン出力、ＣＬＫは記憶回路２ａ〜２Ｃが入力のう・
ノチを行うクロックである。
次にこの回路の動作について説明する。この回路は、モ
ード制御信号ＭＯＤＥにより与えられる通常モードおよ
びテストモードの２つのモードを有する。通常モードで
は、選択回路３ａは組み合わせ回路１ａからの第１の出
力を記憶回路２ａＬこ、選択回路３ｂは組み合わせ回路
１ａからの第２の出力を記憶回路２ｂに、選択回路３Ｃ
は組み合わせ回路１ｂからの出力を記す、ａ回路２ｃに
そのまま伝える。
ード制御信号ＭＯＤＥにより与えられる通常モードおよ
びテストモードの２つのモードを有する。通常モードで
は、選択回路３ａは組み合わせ回路１ａからの第１の出
力を記憶回路２ａＬこ、選択回路３ｂは組み合わせ回路
１ａからの第２の出力を記憶回路２ｂに、選択回路３Ｃ
は組み合わせ回路１ｂからの出力を記す、ａ回路２ｃに
そのまま伝える。
テストモードでは、選択回路３ａはスキャン入力ＳＣＩ
の信号を記憶回路２ａに、選択回路３ｂは記憶回路２ａ
の出力を記憶回路２ｂに、選択回路３Ｃは記憶回路２ｂ
の出力を記憶回路２Ｃに伝える。
の信号を記憶回路２ａに、選択回路３ｂは記憶回路２ａ
の出力を記憶回路２ｂに、選択回路３Ｃは記憶回路２ｂ
の出力を記憶回路２Ｃに伝える。
上記通常モードにおいてクロックＣＬ Ｋが入力される
と、記憶回路２ａは組み合わせ回路１ａの第１の出力を
ラッチし、組み合わせ回路１ｂの第１の入力に伝え、記
憶回路２ｂは組み合わせ回路１ａの第２の出力をラッチ
し、組み合わセ回路１ｂの第２の入力に伝え、記憶回路
２Ｃは組み合わせ回路１ｂの出力をランチし、組み合わ
せ回路ＩＣに伝える。
と、記憶回路２ａは組み合わせ回路１ａの第１の出力を
ラッチし、組み合わせ回路１ｂの第１の入力に伝え、記
憶回路２ｂは組み合わせ回路１ａの第２の出力をラッチ
し、組み合わセ回路１ｂの第２の入力に伝え、記憶回路
２Ｃは組み合わせ回路１ｂの出力をランチし、組み合わ
せ回路ＩＣに伝える。
上記テストモードにおいてクロックＣＬＫが入力される
と、記憶回路２ａはスキャン入力ｓｃｒの信号をラッチ
し、記憶回路２ｂは記憶回路２ａの出力をランチし、記
憶回路２Ｃは記憶回路２ｂの出力をラッチしスキャン出
力ＳＣＯを出力する。
と、記憶回路２ａはスキャン入力ｓｃｒの信号をラッチ
し、記憶回路２ｂは記憶回路２ａの出力をランチし、記
憶回路２Ｃは記憶回路２ｂの出力をラッチしスキャン出
力ＳＣＯを出力する。
上記モード制御信号ＭＯＤＥによりテストモードに設定
することで、集積回路内のすべての組み合わせ回路のす
べての入力をスキャンＳＣＩより自由に設定可能であり
、また、すべての組み合わせ回路のすべての出力がスキ
ャン出力ＳＣＯより観測可能であるため、テストが容易
となる。
することで、集積回路内のすべての組み合わせ回路のす
べての入力をスキャンＳＣＩより自由に設定可能であり
、また、すべての組み合わせ回路のすべての出力がスキ
ャン出力ＳＣＯより観測可能であるため、テストが容易
となる。
従来の技術では、記憶回路をシフトレジスタとして連結
することによりその内容をスキャンするためレーシング
が起こる可能性があるが、クロ・ツクを多重化したり、
記憶回路をマスタスレーブ型にしてレーシングを防いで
いる。しかし、これにより、クロックのコントロールお
よび記憶回路自体が複雑化する。また、記憶回路が多く
なるとシフトパスが長くなる。さらに、記憶回路の内容
はシリアルにしか読めず、期待する記憶回路の内容のみ
を出力することはできないなどの問題があった。
することによりその内容をスキャンするためレーシング
が起こる可能性があるが、クロ・ツクを多重化したり、
記憶回路をマスタスレーブ型にしてレーシングを防いで
いる。しかし、これにより、クロックのコントロールお
よび記憶回路自体が複雑化する。また、記憶回路が多く
なるとシフトパスが長くなる。さらに、記憶回路の内容
はシリアルにしか読めず、期待する記憶回路の内容のみ
を出力することはできないなどの問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、記４９回路をシフトレジスタと
して連結せず、１つ又は複数の記憶回路を１つの単位と
して選択し、選択された１つ又は複数の記憶回路とそれ
に対応する１つ又は複数のデータ信号線との間でデータ
の授受を可能とすることにより、期待する記憶回路の内
容のみをパラレルに入出力でき、集積回路のテストが容
易になる半導体集積回路を得ることにある。
の目的とするところは、記４９回路をシフトレジスタと
して連結せず、１つ又は複数の記憶回路を１つの単位と
して選択し、選択された１つ又は複数の記憶回路とそれ
に対応する１つ又は複数のデータ信号線との間でデータ
の授受を可能とすることにより、期待する記憶回路の内
容のみをパラレルに入出力でき、集積回路のテストが容
易になる半導体集積回路を得ることにある。
このような目的を達成するために本発明は、組み合わせ
回路と記憶ブロックとから成る少なくとも２つ以上の順
序論理回路ブロックと、試験のために付加されたデータ
バスと、順序論理回路ブロック内の記憶ブロックの入力
、出力を選択的にデータバスに接続するための入力、出
力の切換回路と、この切換回路の入出力を選択するため
の選択回路と、・順序論理回路ブロックごとに設けられ
全順序論理回路ブロックにわたり直列に接続され１つの
順序論理回路ブロックを選択するための選択信号を記憶
するシフトレジスタとを設けるようにしたものである。
回路と記憶ブロックとから成る少なくとも２つ以上の順
序論理回路ブロックと、試験のために付加されたデータ
バスと、順序論理回路ブロック内の記憶ブロックの入力
、出力を選択的にデータバスに接続するための入力、出
力の切換回路と、この切換回路の入出力を選択するため
の選択回路と、・順序論理回路ブロックごとに設けられ
全順序論理回路ブロックにわたり直列に接続され１つの
順序論理回路ブロックを選択するための選択信号を記憶
するシフトレジスタとを設けるようにしたものである。
本発明においては、入力、出力の切換回路により１つ又
は複数の記憶回路の入力、出力を１つ又は複数のデータ
信号線と接続し、１つ又は複数の記憶回路の内容の設定
もしくは内容の観測を行うことができる。
は複数の記憶回路の入力、出力を１つ又は複数のデータ
信号線と接続し、１つ又は複数の記憶回路の内容の設定
もしくは内容の観測を行うことができる。
本発明に係わる半導体集積回路の一実施例を第１図に示
す。複数の組み合わせ回路１ａ〜ｌｃ。
す。複数の組み合わせ回路１ａ〜ｌｃ。
複数の記憶回路２ａ〜２Ｃをテストするため、記憶回路
２ａ、２ｂに対してシフトレジスタ４ａ、記憶回路２Ｇ
に対してシフトレジスタ４ｂを設け、シフトレジスタ４
ａ、４ｂそれぞれに対応する選択回路５ａ、５ｂを設け
、さらに、記憶回路２ａ、２ｂ、２ｃそれぞれの入力側
に入力信号の切換えを行う入力切換回路６ａ、６ｂ、６
ｃ、記憶回路２ａ、２ｂ、２ｃそれぞれの出力側に出力
信号 ”の切換えを行う出力切換回路７
ａ、７ｂ、７’ｃを設置する。第１図において、組み合
わせ回路１ａと記憶回路２ａ、２ｂとは１つの順序論理
回路ブロックを構成し、組み合わせ回路１ｂと記憶回路
２Ｃとはもう１つの順序論理回路ブロックを構成する。
２ａ、２ｂに対してシフトレジスタ４ａ、記憶回路２Ｇ
に対してシフトレジスタ４ｂを設け、シフトレジスタ４
ａ、４ｂそれぞれに対応する選択回路５ａ、５ｂを設け
、さらに、記憶回路２ａ、２ｂ、２ｃそれぞれの入力側
に入力信号の切換えを行う入力切換回路６ａ、６ｂ、６
ｃ、記憶回路２ａ、２ｂ、２ｃそれぞれの出力側に出力
信号 ”の切換えを行う出力切換回路７
ａ、７ｂ、７’ｃを設置する。第１図において、組み合
わせ回路１ａと記憶回路２ａ、２ｂとは１つの順序論理
回路ブロックを構成し、組み合わせ回路１ｂと記憶回路
２Ｃとはもう１つの順序論理回路ブロックを構成する。
次に信号について説明する。Ｒ３Ｔはシフトレジスタ４
ａ、４ｂの内容を「０」にクリアするりセント信号、５
ＣＬＫはシフトレジスタ４ａ、４ｂのシフトクロック、
ＳＥＬはシフトレジスタ内をシフトされる「０」と「１
」の値をとる選択信号、Ｉｌｏはデータバス８に接続さ
れるのは記憶回路の入力側か出力側かを指定する人力出
力指定信号である。
ａ、４ｂの内容を「０」にクリアするりセント信号、５
ＣＬＫはシフトレジスタ４ａ、４ｂのシフトクロック、
ＳＥＬはシフトレジスタ内をシフトされる「０」と「１
」の値をとる選択信号、Ｉｌｏはデータバス８に接続さ
れるのは記憶回路の入力側か出力側かを指定する人力出
力指定信号である。
次にこの回路の動作について説明する。シフトレジスタ
４ａ、４ｂはリセット信号Ｒ３Ｔにより「０」にクリア
される。シフトレジスタ４ａ、４ｂが「０」をもつとき
、入力出力指定信号１１０が入力側、出力側のいずれを
指示しても、選択回路５ａの出力により、人力切換回路
６ａは組み合わせ回路１ａの第１の出力を記憶回路２ａ
の入力に、出力切換回路７ａは記４．ａ回路２ａの出力
を組み合わせ回路１ｂの第１の人力に、人力切換回路６
ｂは組み合わせ回路１ａの第２の出力を記１．ａ回路２
ｂの入力に、出力切換回路７ｂは記４０回路２ｂの出力
を組み合わせ回路１ｂの第２の入力に伝える。また、選
択回路５ｂの出力により、入力切換回路６Ｃは組み合わ
せ回路１ｂの出力を記憶回路２Ｃの入力に、出力切換回
路７Ｃは記憶回路２Ｃの出力を組み合わせ回路ＩＣの入
力に伝える。
４ａ、４ｂはリセット信号Ｒ３Ｔにより「０」にクリア
される。シフトレジスタ４ａ、４ｂが「０」をもつとき
、入力出力指定信号１１０が入力側、出力側のいずれを
指示しても、選択回路５ａの出力により、人力切換回路
６ａは組み合わせ回路１ａの第１の出力を記憶回路２ａ
の入力に、出力切換回路７ａは記４．ａ回路２ａの出力
を組み合わせ回路１ｂの第１の人力に、人力切換回路６
ｂは組み合わせ回路１ａの第２の出力を記１．ａ回路２
ｂの入力に、出力切換回路７ｂは記４０回路２ｂの出力
を組み合わせ回路１ｂの第２の入力に伝える。また、選
択回路５ｂの出力により、入力切換回路６Ｃは組み合わ
せ回路１ｂの出力を記憶回路２Ｃの入力に、出力切換回
路７Ｃは記憶回路２Ｃの出力を組み合わせ回路ＩＣの入
力に伝える。
シフトクロックＳ Ｃ１，、Ｋにより、シフトレジスタ
４ａに選択信号ＳＥＬの「１」が入力され、シフトレジ
スタ４ｂにシフトレジスタ４ａの「０」が入力されると
、シフトレジスタ４ａの１１」により選択回路５ａに人
力される人力出力指定信号Ｉ１０が有意となり、たとえ
ば、入力出力指定信号Ｉ１０により入力に指定されると
、人力切換回路６ａ、５ｂにより記憶回路２ａ、２ｂの
入力はそれぞれデータバス８の第１．第２のデータ信号
線８ａ、８ｂと接続される。この時、クロックＣＬＫを
人力することにより、データバス８の第１゜第２のデー
タ信号線８ａ、Ｂｂ上の信号をそれぞれ記憶回路２ａ、
２ｂに書き込むことができる。
４ａに選択信号ＳＥＬの「１」が入力され、シフトレジ
スタ４ｂにシフトレジスタ４ａの「０」が入力されると
、シフトレジスタ４ａの１１」により選択回路５ａに人
力される人力出力指定信号Ｉ１０が有意となり、たとえ
ば、入力出力指定信号Ｉ１０により入力に指定されると
、人力切換回路６ａ、５ｂにより記憶回路２ａ、２ｂの
入力はそれぞれデータバス８の第１．第２のデータ信号
線８ａ、８ｂと接続される。この時、クロックＣＬＫを
人力することにより、データバス８の第１゜第２のデー
タ信号線８ａ、Ｂｂ上の信号をそれぞれ記憶回路２ａ、
２ｂに書き込むことができる。
また、入力出力指定信号Ｉ１０により出力に指定される
と、出力切換回路７ａ、７ｂにより記憶回路２ａ、２ｂ
の出力はそれぞれデータバス８の第１、第２の信号線８
ａ、８ｂと接続される。この時、データ信号線８ａ、Ｂ
ｂ上の信号を読み取れば、記憶回路２ａ、２ｂの内容を
知ることができる。
と、出力切換回路７ａ、７ｂにより記憶回路２ａ、２ｂ
の出力はそれぞれデータバス８の第１、第２の信号線８
ａ、８ｂと接続される。この時、データ信号線８ａ、Ｂ
ｂ上の信号を読み取れば、記憶回路２ａ、２ｂの内容を
知ることができる。
次のシフトクロック５ＣＬＫにより、シフトレジスタ４
ａに選択信号ＳＥＬの「ｏ」が入力され、シフトレジス
タ４ｂにシフトレジスタ４ａの１１」が入力されると、
選択回路５ｂに入力される入力出力指定信号Ｉ１０が有
意となり、入力出力指定信号Ｉ１０により入力に指定さ
れると、人力切換回路６ｃにより記憶回路２ｃの入力は
データバス８の第１のデータ信号線８ａに接続される。
ａに選択信号ＳＥＬの「ｏ」が入力され、シフトレジス
タ４ｂにシフトレジスタ４ａの１１」が入力されると、
選択回路５ｂに入力される入力出力指定信号Ｉ１０が有
意となり、入力出力指定信号Ｉ１０により入力に指定さ
れると、人力切換回路６ｃにより記憶回路２ｃの入力は
データバス８の第１のデータ信号線８ａに接続される。
この時、クロックＣＬＫを入力することにより、データ
バス８の第１のデータ信号線８ａ上の信号を記憶回路２
ｃに書き込むことができる。また、入力出力指定信号Ｉ
１０により出力に指定されると、出力切換回路６Ｃによ
り、記憶回路２Ｃの出力はデータバス８の第１のデータ
信号線８ａに接続される。この時、データバス８の第１
の信号線８ａ上の信号を読み取れば、記４１回路２Ｃの
内容を知ることができる。
バス８の第１のデータ信号線８ａ上の信号を記憶回路２
ｃに書き込むことができる。また、入力出力指定信号Ｉ
１０により出力に指定されると、出力切換回路６Ｃによ
り、記憶回路２Ｃの出力はデータバス８の第１のデータ
信号線８ａに接続される。この時、データバス８の第１
の信号線８ａ上の信号を読み取れば、記４１回路２Ｃの
内容を知ることができる。
以上説明したように本発明は、組み合わせ回路と記憶ブ
ロックとから成る少なくとも２つ以上の順序論理回路ブ
ロックと、試験のために付加されたデータバスと、順序
論理回路ブロック内の記憶ブロックの入力、出力を選択
的にデータバスに接続するための人力、出力の切換回路
と、この切換回路の入出力を選択するための選択回路と
、順序論理、回路ブロックごとに設けられ全順序論理回
路ブロックにわたり直列に接続され１つの順序論理回路
ブロックを選択するための選択信号を記憶するシフトレ
ジスタとを設けることにより、ＩＭｉの１つ又は複数の
記憶回路を選択し、その選択された各記憶回路の入力側
と出力側をデータ信号線と接続できるので、記憶回路の
テスト速度を速める効果がある。
ロックとから成る少なくとも２つ以上の順序論理回路ブ
ロックと、試験のために付加されたデータバスと、順序
論理回路ブロック内の記憶ブロックの入力、出力を選択
的にデータバスに接続するための人力、出力の切換回路
と、この切換回路の入出力を選択するための選択回路と
、順序論理、回路ブロックごとに設けられ全順序論理回
路ブロックにわたり直列に接続され１つの順序論理回路
ブロックを選択するための選択信号を記憶するシフトレ
ジスタとを設けることにより、ＩＭｉの１つ又は複数の
記憶回路を選択し、その選択された各記憶回路の入力側
と出力側をデータ信号線と接続できるので、記憶回路の
テスト速度を速める効果がある。
第１図は本発明に係わる半導体集積回路の一実施例を示
す回路図、第２図は従来の半導体集積回路を示す回路図
である。 ｌａ、ｌｂ、ｌｃ・・・・組み合わせ回路、２ａ、
２ｂ、 ２ｃｍ・・・記４．ａ回路、４ａ、４ｂ・・
・・シフトレジスタ、５ａ、５ｂ・・・・選択回路、６
ａ、６ｂ、６ｃ・・・・入力切換回路、７ａ、７ｂ、７
ｃ・・・・出力切換回路、８・・・・データバス、８ａ
、８ｂ・・・・データ信号線。
す回路図、第２図は従来の半導体集積回路を示す回路図
である。 ｌａ、ｌｂ、ｌｃ・・・・組み合わせ回路、２ａ、
２ｂ、 ２ｃｍ・・・記４．ａ回路、４ａ、４ｂ・・
・・シフトレジスタ、５ａ、５ｂ・・・・選択回路、６
ａ、６ｂ、６ｃ・・・・入力切換回路、７ａ、７ｂ、７
ｃ・・・・出力切換回路、８・・・・データバス、８ａ
、８ｂ・・・・データ信号線。
Claims (1)
- 組み合わせ論理回路のみで構成された組み合わせ回路と
記憶回路のみで構成された記憶ブロックとから成る少な
くとも２つ以上の順序論理回路ブロックと、試験のため
に付加されたデータバスと、前記順序論理回路ブロック
内の記憶ブロックの入力、出力を選択的に前記データバ
スに接続するための入力、出力の切換回路と、この切換
回路の入出力を選択するための選択回路と、前記順序論
理回路ブロックごとに設けられ全順序論理回路ブロック
にわたり直列に接続され１つの順序論理回路ブロックを
選択するための選択信号を記憶するシフトレジスタとを
備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179730A JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179730A JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238949A true JPS6238949A (ja) | 1987-02-19 |
| JPH0695316B2 JPH0695316B2 (ja) | 1994-11-24 |
Family
ID=16070863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179730A Expired - Lifetime JPH0695316B2 (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695316B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415834A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Microcomputer |
| JPH01161550A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体記憶回路 |
| JPH0222079U (ja) * | 1988-07-25 | 1990-02-14 | ||
| JPH02179254A (ja) * | 1988-12-28 | 1990-07-12 | Mayekawa Mfg Co Ltd | 直線駆動装置 |
| JPH02310635A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH07319727A (ja) * | 1994-02-04 | 1995-12-08 | Sgs Thomson Microelectron Sa | テストレジスタを備えるディジタル処理回路 |
-
1985
- 1985-08-14 JP JP60179730A patent/JPH0695316B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415834A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Microcomputer |
| JPH01161550A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体記憶回路 |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| US5581698A (en) * | 1988-04-19 | 1996-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external Signal |
| JPH0222079U (ja) * | 1988-07-25 | 1990-02-14 | ||
| JPH02179254A (ja) * | 1988-12-28 | 1990-07-12 | Mayekawa Mfg Co Ltd | 直線駆動装置 |
| JPH02310635A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07319727A (ja) * | 1994-02-04 | 1995-12-08 | Sgs Thomson Microelectron Sa | テストレジスタを備えるディジタル処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695316B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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|
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|
| EXPY | Cancellation because of completion of term |