JPH0782070B2 - 試験回路 - Google Patents
試験回路Info
- Publication number
- JPH0782070B2 JPH0782070B2 JP60243154A JP24315485A JPH0782070B2 JP H0782070 B2 JPH0782070 B2 JP H0782070B2 JP 60243154 A JP60243154 A JP 60243154A JP 24315485 A JP24315485 A JP 24315485A JP H0782070 B2 JPH0782070 B2 JP H0782070B2
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- JP
- Japan
- Prior art keywords
- input
- block
- output
- sub
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 試験回路において、試験モードのモード設定データを第
１の外部端子，シリアル・インタフェースを介してデコ
ーダに加える。デコーダでこれをデコードしてこの回路
を試験モードの状態にすると、デイジタル回路の試験が
行われ、被試験デイジタル回路の出力が出力用に切替え
た第２の外部端子を介して取出される様にした。
１の外部端子，シリアル・インタフェースを介してデコ
ーダに加える。デコーダでこれをデコードしてこの回路
を試験モードの状態にすると、デイジタル回路の試験が
行われ、被試験デイジタル回路の出力が出力用に切替え
た第２の外部端子を介して取出される様にした。
この時、外部端子は運用時と試験時と共通に使用するの
で、試験用の外部端子数が削減され、パッケージの小型
化が可能となる。
で、試験用の外部端子数が削減され、パッケージの小型
化が可能となる。
本発明は、集積回路内に設けられた試験回路の改良に関
するものである。
するものである。
一般に、集積回路（以下ICと省略する）は多数のデイジ
タル回路を含んでいるが、ICの製造が完了した時に、内
部の回路が正常に動作するか否かを試験する必要があ
る。
タル回路を含んでいるが、ICの製造が完了した時に、内
部の回路が正常に動作するか否かを試験する必要があ
る。
一方、ICパッケージの大きさは外部端子の数に対応して
決められているので、外部端子の数をできるだけ少なく
して、パッケージを小型化することが必要である。
決められているので、外部端子の数をできるだけ少なく
して、パッケージを小型化することが必要である。
第３図は従来例の構成図を示す。
図において、IC内部に形成されたデイジタル回路を、例
えば４つのブロックに分け、更に各ブロックを４つに分
けサブブロック11〜14を作る。
えば４つのブロックに分け、更に各ブロックを４つに分
けサブブロック11〜14を作る。
今、デイジタル回路12（斜線の部分）を試験の為に選択
するには、外部端子20及び30よりサブブロックセレクタ
２及びブロックセレクタ３に被試験デイジタル回路のサ
ブブロック番号の12及びブロック番号の22を入力する。
するには、外部端子20及び30よりサブブロックセレクタ
２及びブロックセレクタ３に被試験デイジタル回路のサ
ブブロック番号の12及びブロック番号の22を入力する。
そこで、外部端子20より加えられたサブブロック番号で
全てのサブブロックセレクタがデイジタル回路12を選択
する。次に、ブロック番号の22によりブロックセレクタ
３はサブブロックセレクタ22を選択するので、斜線部分
のデイジタル回路12の出力が試験用外部端子31を介して
外部に取出される。
全てのサブブロックセレクタがデイジタル回路12を選択
する。次に、ブロック番号の22によりブロックセレクタ
３はサブブロックセレクタ22を選択するので、斜線部分
のデイジタル回路12の出力が試験用外部端子31を介して
外部に取出される。
ここで、セレクト信号は外部端子20,30に並列で入力す
るが、上記の場合はサブブロックセレクタ用として２ビ
ット，ブロックセレクタ用として２ビット使用するので
４端子が必要である。又、外部端子31は８ビットで出力
されるので、８端子となり、合計で12端子が試験用に取
られ、全端子数が例えば64の時は約20％が試験専用の外
部端子となる。
るが、上記の場合はサブブロックセレクタ用として２ビ
ット，ブロックセレクタ用として２ビット使用するので
４端子が必要である。又、外部端子31は８ビットで出力
されるので、８端子となり、合計で12端子が試験用に取
られ、全端子数が例えば64の時は約20％が試験専用の外
部端子となる。
この様に、試験専用の外部端子の数は試験項目を同じと
すれば、ICの中に含まれるデイジタル回路の規模に対応
して増加するので、回路規模が大きい時はICパッケージ
が大きくなり、コストアップになると云う問題点があ
る。
すれば、ICの中に含まれるデイジタル回路の規模に対応
して増加するので、回路規模が大きい時はICパッケージ
が大きくなり、コストアップになると云う問題点があ
る。
上記の問題点は、第１の外部端子９より印加するスター
ト信号（ST）、クロック（CLK）を用いて、直列形式で
入力するモード設定データ（M4〜M1）、ブロック番号
（B1,B2）、サブブロック番号（SB1,SB2）を順次、取り
込み、次のスタート信号が印加するまで保持すると共
に、並列形式に変換して送出するシリアル・インタフェ
ース４と、入力したモード設定データが試験モードであ
ることをデコードした時、第１の状態から第２の状態に
変化したデコード出力を送出するデコーダ６と、 該第１の状態のデコード出力を用いて、入力したサブブ
ロック番号を初期値の下位ビット、ブロック番号を初期
値の上位ビットとしてロードし、該第２の状態のデコー
ド出力が印加した時に該初期値からカウント動作を開始
してカウント値の下位ビットをサブブロック番号として
サブブロックセレクタに、カウント値の上位ビットをブ
ロック番号としてブロックセレクタに送出するカウンタ
５と、該第２の状態のデコード出力が入力した時、第２
の外部端子10を入力用から出力用に切替えて、該被試験
デイジタル回路の出力を外部に取り出せる様にする入出
力バァファ７と、 試験モードでない時に入力用となる該第２の外部端子と
入出力バァファを介して入力した試験条件のデータをラ
ッチするラッチ回路８とからなる本発明の試験回路によ
り解決される。
ト信号（ST）、クロック（CLK）を用いて、直列形式で
入力するモード設定データ（M4〜M1）、ブロック番号
（B1,B2）、サブブロック番号（SB1,SB2）を順次、取り
込み、次のスタート信号が印加するまで保持すると共
に、並列形式に変換して送出するシリアル・インタフェ
ース４と、入力したモード設定データが試験モードであ
ることをデコードした時、第１の状態から第２の状態に
変化したデコード出力を送出するデコーダ６と、 該第１の状態のデコード出力を用いて、入力したサブブ
ロック番号を初期値の下位ビット、ブロック番号を初期
値の上位ビットとしてロードし、該第２の状態のデコー
ド出力が印加した時に該初期値からカウント動作を開始
してカウント値の下位ビットをサブブロック番号として
サブブロックセレクタに、カウント値の上位ビットをブ
ロック番号としてブロックセレクタに送出するカウンタ
５と、該第２の状態のデコード出力が入力した時、第２
の外部端子10を入力用から出力用に切替えて、該被試験
デイジタル回路の出力を外部に取り出せる様にする入出
力バァファ７と、 試験モードでない時に入力用となる該第２の外部端子と
入出力バァファを介して入力した試験条件のデータをラ
ッチするラッチ回路８とからなる本発明の試験回路によ
り解決される。
本発明は、試験専用の外部端子を設けず、運用中に使用
する外部端子を試験時にも使用する様にした。
する外部端子を試験時にも使用する様にした。
即ち、試験の際、シリアル・インタフェース４はスター
ト信号（ST）、クロック（CLK）を用いて直列形式で入
力するモード設定データ（M4〜M1）、ブロック番号（B
1,B2）、サブブロック番号（SB1,SB2）を並列形式に変
換して、モード設定データはデコーダに、ブロック番号
及びサブブロック番号はカウンタに送出する。そこで、
デコーダはモード設定データが試験モードであることを
デコードした時、デコード出力の状態をＬからＨに変化
してカウンタ５と入出力バッファ７に送出する。カウン
タは、デコード出力の状態がＬの時にサブブロック番号
とブロック番号を初期値の下位ビットと上位ビットとし
てロードし、Ｈの時に初期値からカウント動作を開始
し、カウント値を複数のサブブロックセレクタとブロッ
クセレクタに送出する。これにより、サブブロックセレ
クタ２は入力したサブブロック番号に対応する複数個の
被試験デイジタル回路の出力をセレクトしてブロックセ
レクタに送出し、ブロックセレクタ３は入力した複数個
の被試験デイジタル回路の出力のうち、入力したブロッ
ク番号に対応する被試験デイジタル回路の出力のみをセ
レクトして入出力バッファ７、第２の外部端子10を介し
て取り出す様にした。
ト信号（ST）、クロック（CLK）を用いて直列形式で入
力するモード設定データ（M4〜M1）、ブロック番号（B
1,B2）、サブブロック番号（SB1,SB2）を並列形式に変
換して、モード設定データはデコーダに、ブロック番号
及びサブブロック番号はカウンタに送出する。そこで、
デコーダはモード設定データが試験モードであることを
デコードした時、デコード出力の状態をＬからＨに変化
してカウンタ５と入出力バッファ７に送出する。カウン
タは、デコード出力の状態がＬの時にサブブロック番号
とブロック番号を初期値の下位ビットと上位ビットとし
てロードし、Ｈの時に初期値からカウント動作を開始
し、カウント値を複数のサブブロックセレクタとブロッ
クセレクタに送出する。これにより、サブブロックセレ
クタ２は入力したサブブロック番号に対応する複数個の
被試験デイジタル回路の出力をセレクトしてブロックセ
レクタに送出し、ブロックセレクタ３は入力した複数個
の被試験デイジタル回路の出力のうち、入力したブロッ
ク番号に対応する被試験デイジタル回路の出力のみをセ
レクトして入出力バッファ７、第２の外部端子10を介し
て取り出す様にした。
そこで、試験専用の外部端子が不要となり、端子数が削
減され、ICパッケージが小型化され、コストダウンにな
る。
減され、ICパッケージが小型化され、コストダウンにな
る。
第１図は本発明の構成図を示す。
図において、ICの内部に設けられた試験回路は、指定し
たデイジタル回路の出力を外部端子を介して測定器に送
出する為のもである。尚、デイジタル回路１の区分けは
従来例と同じとする。
たデイジタル回路の出力を外部端子を介して測定器に送
出する為のもである。尚、デイジタル回路１の区分けは
従来例と同じとする。
さて、試験を行うために、外部から第１の外部端子９を
介してシリアル・インタフェース４にスタート（ST）信
号、クロック（CLK）、データが入力する。シリアル・
インタフェース４は、例えば、図示しないカウンタとゲ
ートからなるロジック部分と８段のシフトレジスタを有
し、ロジック部分はスタート信号入力後のクロックをカ
ウントし、８個のクロックを８段のシフトレジスタに送
出する。そこで、４ビットのモード設定データ（M4〜M
1）、２ビットのブロック番号B1,B2、２ビットのサブブ
ロック番号SB1,SB2からなる直列形式のデータが８段の
シフトレジスタに取り込まれ、モード設定データがデコ
ーダ６に、ブロック番号とサブブロック番号がカウンタ
５に、それぞれ加えられる。
介してシリアル・インタフェース４にスタート（ST）信
号、クロック（CLK）、データが入力する。シリアル・
インタフェース４は、例えば、図示しないカウンタとゲ
ートからなるロジック部分と８段のシフトレジスタを有
し、ロジック部分はスタート信号入力後のクロックをカ
ウントし、８個のクロックを８段のシフトレジスタに送
出する。そこで、４ビットのモード設定データ（M4〜M
1）、２ビットのブロック番号B1,B2、２ビットのサブブ
ロック番号SB1,SB2からなる直列形式のデータが８段の
シフトレジスタに取り込まれ、モード設定データがデコ
ーダ６に、ブロック番号とサブブロック番号がカウンタ
５に、それぞれ加えられる。
なお、スタート信号は常時はＨレベルで、スタートを示
す時は１クロック分だけＬレベルになるが、このＬレベ
ルでロジック部分は初期化される。
す時は１クロック分だけＬレベルになるが、このＬレベ
ルでロジック部分は初期化される。
デコーダ６はモード設定データをデコードする迄はデコ
ード出力はＬを出力してカウンタ５をロード状態に設定
する。そこで、入力したブロック番号B1,B2とサブブロ
ック番号SB1,SB2がカウンタ５に初期値としてロードさ
れる。また、デコーダ６はモード設定データ試験モード
であることをデコードすると、Ｈのデコード出力をカウ
ンタ５と入出力バァファ７に送出するので、カウンタは
カウント動作を開始し、入出力バァファは出力バァファ
として動作する。
ード出力はＬを出力してカウンタ５をロード状態に設定
する。そこで、入力したブロック番号B1,B2とサブブロ
ック番号SB1,SB2がカウンタ５に初期値としてロードさ
れる。また、デコーダ６はモード設定データ試験モード
であることをデコードすると、Ｈのデコード出力をカウ
ンタ５と入出力バァファ７に送出するので、カウンタは
カウント動作を開始し、入出力バァファは出力バァファ
として動作する。
さて、カウンタ５の下位２ビットはサブブロック番号SB
1′,SB2′としてサブブロックセレクタ21,22に、上位２
ビットはブロック番号B1′,B2′としてブロックセレク
タ３に加えられる。各セレクタ内のスイッチSW11とS
W12,SW13とSW14,SW21とSW22は反対の極性の駆動信号で
オン／オフする。
1′,SB2′としてサブブロックセレクタ21,22に、上位２
ビットはブロック番号B1′,B2′としてブロックセレク
タ３に加えられる。各セレクタ内のスイッチSW11とS
W12,SW13とSW14,SW21とSW22は反対の極性の駆動信号で
オン／オフする。
例えば、SB1′,SB2′,B1′,B2′が0,0,0,0の時はサブブ
ロックセレクタ、ブロックセレクタ内のスイッチSW11,S
W13,SW21がオン、SW21,SW14,SW22がオフになるので、各
サブブロックセレクタは被試験デイジタル回路11の出力
をセレクトしてブロックセレクタ３に送出するが、ブロ
ックセレクタ３はサブブロックセレクタ21がセレクトし
た被試験デイジタル回路11の出力をセレクトして入出力
バァファ７を介して第２の外部端子10からIC外部に取り
出す。
ロックセレクタ、ブロックセレクタ内のスイッチSW11,S
W13,SW21がオン、SW21,SW14,SW22がオフになるので、各
サブブロックセレクタは被試験デイジタル回路11の出力
をセレクトしてブロックセレクタ３に送出するが、ブロ
ックセレクタ３はサブブロックセレクタ21がセレクトし
た被試験デイジタル回路11の出力をセレクトして入出力
バァファ７を介して第２の外部端子10からIC外部に取り
出す。
次に、クロックが１つ入力するとカウンタは１つだけカ
ウントアップして1,0,0,0となるので、サブブロックセ
レクタ内のSW12,SW14,SW21がオン、ブロックセレクタは
上記と同じく、SW11,SW13,SW21がオンになるのでサブブ
ロックセレクタ21がセレクトした被試験デイジタル回路
12の出力をIC外部に取り出すので、これを繰り返せば全
てのデイジタル回路の試験を行うことができる。
ウントアップして1,0,0,0となるので、サブブロックセ
レクタ内のSW12,SW14,SW21がオン、ブロックセレクタは
上記と同じく、SW11,SW13,SW21がオンになるのでサブブ
ロックセレクタ21がセレクトした被試験デイジタル回路
12の出力をIC外部に取り出すので、これを繰り返せば全
てのデイジタル回路の試験を行うことができる。
尚、試験モードになる前は第２の外部端子10は入力用に
なっているので、例えば試験条件を外部から入力して、
イネーブル端子11よりのイネーブル信号によりラッチ回
路８にラッチし、試験の際にそれをデイジタル回路に供
給する。
なっているので、例えば試験条件を外部から入力して、
イネーブル端子11よりのイネーブル信号によりラッチ回
路８にラッチし、試験の際にそれをデイジタル回路に供
給する。
第３図は本発明の別の実施例のブロック図を示す。
図に示す様に、I/Oバァファ７の代わりにセレクタ12を
用いて、試験モード以外の時はデイジタル信号を第２の
外部端子10に出力する。
用いて、試験モード以外の時はデイジタル信号を第２の
外部端子10に出力する。
以上詳細に説明した様に、外部端子を運用中も試験中も
使用する様にしたので、試験用の外部端子数を削減する
ことができると共に、ICパッケージの小型化の効果が得
られる。又、コストダウンになる。
使用する様にしたので、試験用の外部端子数を削減する
ことができると共に、ICパッケージの小型化の効果が得
られる。又、コストダウンになる。
第１図は本発明の実施例の構成図、 第２図は本発明の別の実施例の構成図、 第３図は従来例の構成図を示す。 図において、 １は被試験デイジタル回路、 ２はサブブロックセレクタ、 ３はブロックセレクタ、 ４はシリアル・インタフェース、 ５はカウンタ、 ６はデコーダ、 ７はI/Oブァファ、 ８はラッチ回路、 ９は第１の外部端子、 10は第２の外部端子を示す。
Claims (1)
- 【請求項１】集積回路内の多数の被試験デイジタル回路
（１）を複数個のブロックに分け、それぞれのブロック
に含まれるデイジタル回路を更にサブブロックに分け、
ブロックセレクタ（３）及びサブブロックセレクタ
（２）を駆動して該被試験デイジタル回路の出力を外部
に取出す試験回路において、 第１の外部端子（９）より印加するスタート信号（S
T）、クロック（CLK）を用いて、直列形式で入力するモ
ード設定データ（M4〜M1）、ブロック番号（B1,B2）、
サブブロック番号（SB1,SB2）を順次、取り込み、次の
スタート信号が印加するまで保持すると共に、並列形式
に変換して送出するシリアル・インタフェース（４）
と、入力したモード設定データが試験モードであること
をデコードした時、第１の状態から第２の状態に変化し
たデコード出力を送出するデコーダ（６）と、 該第１の状態のデコード出力を用いて、入力したサブブ
ロック番号を初期値の下位ビット、ブロック番号を初期
値の上位ビットとしてロードし、該第２の状態のデコー
ド出力が印加した時に該初期値からカウント動作を開始
してカウント値の下位ビットをサブブロック番号（SB
1′,SB2′）としてサブブロックセレクタに、カウント
値の上位ビットをブロック番号（B1′,B2′）としてブ
ロックセレクタに送出するカウンタ（５）と、 該第２の状態のデコード出力が入力した時、第２の外部
端子（10）を入力用から出力用に切替えて、該被試験デ
イジタル回路の出力を外部に取り出せる様にする入出力
バァファ（７）と、試験モードでない時に入力用となる
第２の外部端子と入出力バァファを介して入力した試験
条件のデータをラッチするラッチ回路（８）とを設け、 サブブロックセレクタは、入力したサブブロック番号に
対応する複数個の被試験デイジタル回路の出力をセレク
タして送出し、ブロックセレクタはサブブロックセレク
タが送出している複数個の被試験デイジタル回路の出力
のうち、入力したブロック番号に対応する被試験デイジ
タル回路の出力のみをセレクトして入出力バァファに送
出する構成にしたことを特徴とする試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243154A JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243154A JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102170A JPS62102170A (ja) | 1987-05-12 |
| JPH0782070B2 true JPH0782070B2 (ja) | 1995-09-06 |
Family
ID=17099604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243154A Expired - Lifetime JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782070B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111929570B (zh) * | 2020-10-12 | 2021-03-23 | 上海海栎创科技股份有限公司 | 状态检测电路及控制检测方法 |
-
1985
- 1985-10-30 JP JP60243154A patent/JPH0782070B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102170A (ja) | 1987-05-12 |
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