JPS6341219B2 - - Google Patents
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- JPS6341219B2 JPS6341219B2 JP58128235A JP12823583A JPS6341219B2 JP S6341219 B2 JPS6341219 B2 JP S6341219B2 JP 58128235 A JP58128235 A JP 58128235A JP 12823583 A JP12823583 A JP 12823583A JP S6341219 B2 JPS6341219 B2 JP S6341219B2
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- 238000012360 testing method Methods 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010998 test method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Relating To Insulation (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、試験回路を備えた半導体集積回路装
置に関する。
置に関する。
［発明の技術的背景とその問題点］
近年、集積回路技術の向上でICの集積度が増
大し、１個のICで実現される論理回路が大規模
なものとなつてきている。しかしながら、大規模
集積回路（LSI）は、各種処理装置の性能向上、
装置のコンパクト化、コストパフオーマンスの向
上などの利点をもたらす一方で、種々の新たな問
題点を生み出している。この新たな問題点の最大
なものの１つは回路試験に関するものである。大
規模化、複雑化に向うLSIを試験することは困難
となつてきており、今後、さらに高集積化した
LSIが登場すると試験問題はきわめて深刻にな
る。
大し、１個のICで実現される論理回路が大規模
なものとなつてきている。しかしながら、大規模
集積回路（LSI）は、各種処理装置の性能向上、
装置のコンパクト化、コストパフオーマンスの向
上などの利点をもたらす一方で、種々の新たな問
題点を生み出している。この新たな問題点の最大
なものの１つは回路試験に関するものである。大
規模化、複雑化に向うLSIを試験することは困難
となつてきており、今後、さらに高集積化した
LSIが登場すると試験問題はきわめて深刻にな
る。
このような問題を緩和する方法としてスキヤン
イン／スキヤンアウト試験方法がある。順序回路
を等価的に、組み合せ論理回路に置き換え、LSI
チツプ内の各ラツチ回路（フリツプフロツプ）へ
テストパターンをセツトしたり、逆にラツチ回路
の状態を出力する機能を設けた方式である。しか
しながら通常の方法でスキヤンイン／スキヤンア
ウト回路を実現した場合、スキヤンイン／スキヤ
ンアウト動作をシリアルに行うと試験時間を著し
く増大させるという欠点があり、スキヤンイン／
スキヤンアウト動作をパラレルに行うとテストピ
ンの増大をもたらすという欠点がある。
イン／スキヤンアウト試験方法がある。順序回路
を等価的に、組み合せ論理回路に置き換え、LSI
チツプ内の各ラツチ回路（フリツプフロツプ）へ
テストパターンをセツトしたり、逆にラツチ回路
の状態を出力する機能を設けた方式である。しか
しながら通常の方法でスキヤンイン／スキヤンア
ウト回路を実現した場合、スキヤンイン／スキヤ
ンアウト動作をシリアルに行うと試験時間を著し
く増大させるという欠点があり、スキヤンイン／
スキヤンアウト動作をパラレルに行うとテストピ
ンの増大をもたらすという欠点がある。
第１図は、シリアルにスキヤンイン／スキヤン
アウトを行う従来の方式の例を示す（特公昭56−
28614号公報）。第１図においては、通常動作と試
験動作の切換えに必要なハードウエア等は省略
し、回路内の複数のラツチ回路によりシリアルな
スキヤン動作のためのシフトレジスタを構成した
状態を示している。
アウトを行う従来の方式の例を示す（特公昭56−
28614号公報）。第１図においては、通常動作と試
験動作の切換えに必要なハードウエア等は省略
し、回路内の複数のラツチ回路によりシリアルな
スキヤン動作のためのシフトレジスタを構成した
状態を示している。
第１図において、１はスキヤンイン用データ入
力線、２−１，２−２，２−３，………，２−ｎ
はシフトレジスタを構成するラツチ回路、３はス
キヤンアウトデータ出力線、４，５はスキヤン動
作用の２相クロツク入力線である。第１図の例に
おいては、試験用データをラツチ回路２−１，２
−２，２−３，………，２−ｎにセツトするため
に、スキヤン用クロツク入力線４，５にクロツク
をｎ個供給しなければならない。これは、試験時
間の増大をもたらすという欠点がある。
力線、２−１，２−２，２−３，………，２−ｎ
はシフトレジスタを構成するラツチ回路、３はス
キヤンアウトデータ出力線、４，５はスキヤン動
作用の２相クロツク入力線である。第１図の例に
おいては、試験用データをラツチ回路２−１，２
−２，２−３，………，２−ｎにセツトするため
に、スキヤン用クロツク入力線４，５にクロツク
をｎ個供給しなければならない。これは、試験時
間の増大をもたらすという欠点がある。
第２図は、第１図と異なりパラレルにスキヤン
イン／スキヤンアウトを行う方式の１例である
（特公昭56−46172号公報）。この図において、１
１はラツチ回路、１２，１３，１４はアンドゲー
ト、１５，１６はオアゲート、１７，１８はイン
バータ、１９はアドレスデコード回路、２０はラ
ツチ回路１１への通常の入力線、２１はラツチ回
路１１からの出力データ線、２２は試験データ入
力線、２３は試験指示制御線、２４は試験データ
出力線、２５はアドレス入力線、２６はアドレス
線である。なお第２図は、１つのラツチ回路の部
分のみを示しているが、他のラツチ回路部分にも
同様に通常動作と試験動作を切換えるゲート回路
がある。アドレスデコード回路１９は全てのラツ
チ回路に共通である。
イン／スキヤンアウトを行う方式の１例である
（特公昭56−46172号公報）。この図において、１
１はラツチ回路、１２，１３，１４はアンドゲー
ト、１５，１６はオアゲート、１７，１８はイン
バータ、１９はアドレスデコード回路、２０はラ
ツチ回路１１への通常の入力線、２１はラツチ回
路１１からの出力データ線、２２は試験データ入
力線、２３は試験指示制御線、２４は試験データ
出力線、２５はアドレス入力線、２６はアドレス
線である。なお第２図は、１つのラツチ回路の部
分のみを示しているが、他のラツチ回路部分にも
同様に通常動作と試験動作を切換えるゲート回路
がある。アドレスデコード回路１９は全てのラツ
チ回路に共通である。
通常動作時は、試験指示制御線２３のレベルが
“０”であり、通常の入力線２０からのデータが
アンドゲート１２、オアゲート１５を通してラツ
チ回路１１にセツトされる。ラツチ回路１１にセ
ツトされたデータは、出力データ線２１を介して
次段のゲート、ラツチ回路に送られる。
“０”であり、通常の入力線２０からのデータが
アンドゲート１２、オアゲート１５を通してラツ
チ回路１１にセツトされる。ラツチ回路１１にセ
ツトされたデータは、出力データ線２１を介して
次段のゲート、ラツチ回路に送られる。
一方試験時には、試験指示制御線２３のレベル
を“１”にし、アンドゲート１２を閉じて、通常
のデータがラツチ回路１１にセツトされることを
禁止し、この状態で外部から与えられるアドレス
入力線２５の符号化されたアドレス信号をアドレ
スデコード回路１９でデコードし、指定されたラ
ツチ回路に対応するアンドゲート１３および１４
にアドレス信号＃ｉを送つてアンドゲータ１３お
よび１４を開く。このようにすると、試験データ
入力線２２からのデータがラツチ回路１１にセツ
トされる。またアンドゲート１４、オアゲート１
６を通して、試験データ出力線２４からラツチ回
路１１のデータを読出すことができ、ここにラツ
チ回路１１およびラツチ回路以外の組み合せ回路
部が正常であるか否かを知ることができる。
を“１”にし、アンドゲート１２を閉じて、通常
のデータがラツチ回路１１にセツトされることを
禁止し、この状態で外部から与えられるアドレス
入力線２５の符号化されたアドレス信号をアドレ
スデコード回路１９でデコードし、指定されたラ
ツチ回路に対応するアンドゲート１３および１４
にアドレス信号＃ｉを送つてアンドゲータ１３お
よび１４を開く。このようにすると、試験データ
入力線２２からのデータがラツチ回路１１にセツ
トされる。またアンドゲート１４、オアゲート１
６を通して、試験データ出力線２４からラツチ回
路１１のデータを読出すことができ、ここにラツ
チ回路１１およびラツチ回路以外の組み合せ回路
部が正常であるか否かを知ることができる。
この例においては、第１図の場合のように多数
のクロツクを供給する必要なく、クロツク１個を
供給するだけでラツチ回路に試験データをセツト
し、またクロツク１個でデータを読出すことがで
きるという長所がある。その反面、外部端子とし
て出力線２２，２３，２４，２５を付加する必要
があり、特にアドレス入力線２５が問題となる。
すなわち、LSIのピン数は限られているので多数
のピン数を必要とするアドレス入力線は好ましく
ない。
のクロツクを供給する必要なく、クロツク１個を
供給するだけでラツチ回路に試験データをセツト
し、またクロツク１個でデータを読出すことがで
きるという長所がある。その反面、外部端子とし
て出力線２２，２３，２４，２５を付加する必要
があり、特にアドレス入力線２５が問題となる。
すなわち、LSIのピン数は限られているので多数
のピン数を必要とするアドレス入力線は好ましく
ない。
［発明の目的］
本発明は、上述した従来装置の欠点を改良した
もので、試験時間を増大させずに、また少ない外
部端子数でスキヤンイン／スキヤンアウト試験を
可能とした半導体集積回路装置を提供することを
目的とする。
もので、試験時間を増大させずに、また少ない外
部端子数でスキヤンイン／スキヤンアウト試験を
可能とした半導体集積回路装置を提供することを
目的とする。
［発明の概要］
本発明においては、集積回路チツプ内に、スキ
ヤンイン／スキヤンアウトを行うためのＡ／Ｄコ
ンバータとＤ／Ａコンバータを内蔵させる。そし
て試験データをアナログ信号の形で外部から入力
してこれをＡ／Ｄコンバータによりデイジタル信
号に変換し、その各ビツト信号を複数のラツチ回
路に並列にスキヤンインする。各ラツチ回路の出
力は、Ｄ／Ａコンバータを介してアナログ信号に
変換して外部に出力し、これを観測することによ
つて回路試験を行う。
ヤンイン／スキヤンアウトを行うためのＡ／Ｄコ
ンバータとＤ／Ａコンバータを内蔵させる。そし
て試験データをアナログ信号の形で外部から入力
してこれをＡ／Ｄコンバータによりデイジタル信
号に変換し、その各ビツト信号を複数のラツチ回
路に並列にスキヤンインする。各ラツチ回路の出
力は、Ｄ／Ａコンバータを介してアナログ信号に
変換して外部に出力し、これを観測することによ
つて回路試験を行う。
［発明の効果］
本発明によれば、第１図の例のように多数のク
ロツクを供給しなくてもスキヤンイン／スキヤン
アウト動作が可能であり、試験時間が短かくて済
む。また第２図のようにアドレス入力線に伴う外
部端子を多数設けることなく、スキヤンイン／ス
キヤンアウトを行うことができる。
ロツクを供給しなくてもスキヤンイン／スキヤン
アウト動作が可能であり、試験時間が短かくて済
む。また第２図のようにアドレス入力線に伴う外
部端子を多数設けることなく、スキヤンイン／ス
キヤンアウトを行うことができる。
［発明の実施例］
第３図は、本発明の一実施例の構成を示すブロ
ツク図である。
ツク図である。
同図において、３１は集積回路チツプ、３２，
３３はそれぞれ試験データ入出力線、３４−１，
３４−２，………，３４−ｎはラツチ回路であ
る。３５はＡ／Ｄコンバータであり、３７はその
各ビツト信号出力線、３６はＤ／Ａコンバータで
あり、３８は各ラツチ回路からＤ／Ａコンバータ
３６への入力線である。
３３はそれぞれ試験データ入出力線、３４−１，
３４−２，………，３４−ｎはラツチ回路であ
る。３５はＡ／Ｄコンバータであり、３７はその
各ビツト信号出力線、３６はＤ／Ａコンバータで
あり、３８は各ラツチ回路からＤ／Ａコンバータ
３６への入力線である。
第３図では便宜上、試験動作時の接続関係のみ
示したが、実際には試験動作と通常動作とを切換
えるため、第２図に示したと同様のゲート回路が
各ラツチ回路周辺に設けられる。この場合、第２
図のアドレスデコーダ回路１９は勿論不要であ
り、試験指示制御線２３が各ラツチ回路周辺にあ
るアンドゲート１３，１４に共通に接続されるよ
うにすればよい。そしてアンドゲート１４の出力
がそれぞれＤ／Ａコンバータ３６に入力されるこ
とになる。
示したが、実際には試験動作と通常動作とを切換
えるため、第２図に示したと同様のゲート回路が
各ラツチ回路周辺に設けられる。この場合、第２
図のアドレスデコーダ回路１９は勿論不要であ
り、試験指示制御線２３が各ラツチ回路周辺にあ
るアンドゲート１３，１４に共通に接続されるよ
うにすればよい。そしてアンドゲート１４の出力
がそれぞれＤ／Ａコンバータ３６に入力されるこ
とになる。
第３図において、試験用データはアナログ信号
でデータ入力線３２へ入力させ、これをＡ／Ｄコ
ンバータ３５により、複数ビツトのデジタル信号
に変換し、各ビツト信号を出力線３７を通して各
ラツチ回路３４−１，３４−２，………，３４−
ｎに入力して試験データをセツトする。ラツチ回
路のデータは、Ｄ／Ａコンバータ３６へ入力さ
せ、デジタル信号をアナログ信号に変換しデータ
出力線３３より外部にアナログ信号として出力す
る。
でデータ入力線３２へ入力させ、これをＡ／Ｄコ
ンバータ３５により、複数ビツトのデジタル信号
に変換し、各ビツト信号を出力線３７を通して各
ラツチ回路３４−１，３４−２，………，３４−
ｎに入力して試験データをセツトする。ラツチ回
路のデータは、Ｄ／Ａコンバータ３６へ入力さ
せ、デジタル信号をアナログ信号に変換しデータ
出力線３３より外部にアナログ信号として出力す
る。
こうして、スキヤンイン／スキヤンアウトの試
験方法が、LSIの端子の増加と試験時間の増大と
いう欠点なしに実現できる。
験方法が、LSIの端子の増加と試験時間の増大と
いう欠点なしに実現できる。
本発明は、LSIの試験容易化のためにLSIチツ
プ内部にＡ／Ｄコンバータ、Ｄ／Ａコンバータを
内蔵させることで２つの問題点が応じてくる。
プ内部にＡ／Ｄコンバータ、Ｄ／Ａコンバータを
内蔵させることで２つの問題点が応じてくる。
第１の問題点は、チツプ面積の増大である。し
かしこれは、LSIがさらに微細化されてくると、
チツプ面積は問題でなくなり、むしろ回路の大規
模化に伴つて、試験が困難になることと、多端子
化の方がより重大な問題になつてくると考えら
れ、本発明によれば、少ない端子で試験容易化で
きるという点で有利になる。
かしこれは、LSIがさらに微細化されてくると、
チツプ面積は問題でなくなり、むしろ回路の大規
模化に伴つて、試験が困難になることと、多端子
化の方がより重大な問題になつてくると考えら
れ、本発明によれば、少ない端子で試験容易化で
きるという点で有利になる。
第２の問題点は、Ａ／Ｄコンバータ、Ｄ／Ａコ
ンバータの変換時間の問題である。Ａ／Ｄコンバ
ータの場合、(1)逐次比較形、(2)並列比較形、(3)積
分形があり、逐次比較形、積分形は変換時間が遅
い（10sec以上）が、並列比較形は、10sec以下の
高速のものも得られている。従つて本発明でも並
列比較形を使用すれば、変換時間はシフトレジス
タ方式によりシリアルなスキヤンイン／スキヤン
アウトを行う時間に比べれば、十分に小さくでき
る。並列比較形の場合チツプ面積が比較的大きく
なるが、今後、LSIの微細化に伴つて問題でなく
なると思われる。また、並列形の変形として直並
列形もあり、回路規模を問題にする場合は、この
方式を用いるとよい。
ンバータの変換時間の問題である。Ａ／Ｄコンバ
ータの場合、(1)逐次比較形、(2)並列比較形、(3)積
分形があり、逐次比較形、積分形は変換時間が遅
い（10sec以上）が、並列比較形は、10sec以下の
高速のものも得られている。従つて本発明でも並
列比較形を使用すれば、変換時間はシフトレジス
タ方式によりシリアルなスキヤンイン／スキヤン
アウトを行う時間に比べれば、十分に小さくでき
る。並列比較形の場合チツプ面積が比較的大きく
なるが、今後、LSIの微細化に伴つて問題でなく
なると思われる。また、並列形の変形として直並
列形もあり、回路規模を問題にする場合は、この
方式を用いるとよい。
第１図は、シリアルにスキヤンイン／スキヤン
アウトを行う従来の方式の例を示す図、第２図は
パラレルにスキヤンイン／スキヤンアウトを行う
従来の方式の例を示す図、第３図は本発明の一実
施例の要部構成を示す図である。 ３１……集積回路チツプ、３２……データ入力
線、３３……データ出力線、３４−１，３４−
２，………３４−ｎ……ラツチ回路、３５……
Ａ／Ｄコンバータ、３６……Ｄ／Ａコンバータ。
アウトを行う従来の方式の例を示す図、第２図は
パラレルにスキヤンイン／スキヤンアウトを行う
従来の方式の例を示す図、第３図は本発明の一実
施例の要部構成を示す図である。 ３１……集積回路チツプ、３２……データ入力
線、３３……データ出力線、３４−１，３４−
２，………３４−ｎ……ラツチ回路、３５……
Ａ／Ｄコンバータ、３６……Ｄ／Ａコンバータ。
Claims (1)
- １ 複数のラツチ回路を含む論理回路が集積形成
され試験容易化された半導体集積回路装置におい
て、Ａ／ＤコンバータとＤ／Ａコンバータを集積
回路チツプ内に備え、試験用データを外部端子よ
りアナログ信号で入力して前記Ａ／Ｄコンバータ
により複数ビツトのデジタル信号に変換し、その
各ビツト信号を前記複数のラツチ回路に並列にス
キヤンインし、各ラツチ回路の出力値を前記Ｄ／
Ａコンバータに入力してアナログ信号に変換して
外部に出力して回路試験を行うことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128235A JPS6020527A (ja) | 1983-07-14 | 1983-07-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128235A JPS6020527A (ja) | 1983-07-14 | 1983-07-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020527A JPS6020527A (ja) | 1985-02-01 |
| JPS6341219B2 true JPS6341219B2 (ja) | 1988-08-16 |
Family
ID=14979830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128235A Granted JPS6020527A (ja) | 1983-07-14 | 1983-07-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020527A (ja) |
-
1983
- 1983-07-14 JP JP58128235A patent/JPS6020527A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020527A (ja) | 1985-02-01 |
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